數字邏輯基礎與Verilog硬件描述語言（簡體書）

《高等院校信息技術規劃教材：數字邏輯基礎與Verilog硬件描述語言》在介紹數字邏輯基本概念和知識基礎上，系統介紹邏輯電路的分析和設計方法，特別結合現代數字系統設計技術的發展，介紹基於硬件描述語言Verilog HDL的邏輯電路建模方法，並給出了所舉實例代碼及仿真結果。
全書內容分為3部分：第1-3章介紹數字邏輯的理論基礎，包括數制、碼制、邏輯代數基礎以及硬件描述語言基礎等：第4章介紹組合電路的分析方法、常用邏輯功能電路的Verrlog HDL建模方法以及典型功能模塊的應用；第5-8章在分析鎖存器／觸發器工作原理和邏輯特性基礎上，介紹同步時序電路的分析方法，分別討論了典型和一般同步時序電路的Verilog HDL建模方法，並介紹了典型同步時序模塊的應用方法。
《高等院校信息技術規劃教材：數字邏輯基礎與Verilog硬件描述語言》可作為計算機、物聯網、自動控制、電子信息等專業的本科生教材，也可作為數字系統設計相關技術人員學習Verilog HDL建模方法的參考書。．

《高等院校信息技術規劃教材:數字邏輯基礎與Verilog硬件描述語言》在介紹數字邏輯基本概念和知識基礎上，系統介紹邏輯電路的分析和設計方法，特別結合現代數字系統設計技術的發展，介紹基于硬件描述語言Verilog HDL的邏輯電路建模方法，并給出了所舉實例代碼及仿真結果。

第1章信息表示
1.1數制
1.1.1基本概念
1.1.2常用數制的表示
1.2不同數制間的轉換
1.2.1其他進制數轉換為十進制數
1.2.2十進制數轉換為其他進制數
1.2.3二、八、十六進制數間的轉換
1.3帶符號二進制數的表示
1.3.1真值與機器數
1.3.2定點數與浮點數
1.3.3原碼
1.3.4反碼
1.3.5補碼
1.3.6真值、原碼、反碼、補碼之間的關系
1.4編碼
1.4.1數值數據編碼
1.4.2非數值數據編碼
本章小結
思考題1
習題1
第2章邏輯代數基礎
2.1概述
2.2邏輯代數中的基本概念
2.3邏輯代數的基本運算
2.3.1與運算
2.3.2或運算
2.3.3非運算
2.4邏輯代數的基本定理及規則
2.4.1邏輯代數的基本公理
2.4.2邏輯代數的基本定理
2.4.3邏輯代數的3個基本規則
2.5邏輯函數的性質
2.5.1復合邏輯
2.5.2邏輯函數的基本表達式
2.5.3邏輯函數的標準表達式
2.6邏輯函數的化簡
2.6.1邏輯函數的代數化簡法
2.6.2邏輯函數的卡諾圖化簡法
2.6.3具有無關項的邏輯函數及其化簡
本章小結
思考題2
習題2
第3章硬件描述語言（Verilog HDL）基礎
3.1概述
3.1.1發展歷程
3.1.2Verilog HDL的特點
3.1.3Verilog HDL模塊化設計理念
3.2Verilog HDL基礎知識
3.2.1Verilog HDL模塊結構
3.2.2Verilog HDL中的詞法表示
3.2.3Verilog HDL的數據類型
3.2.4Verilog HDL的運算符
3.3Verilog HDL模塊的3種建模方式
3.3.1Verilog HDL模塊的結構描述方式
3.3.2Vetilog HDL模塊的數據流描述方式
3.3.3Vetilog HDL模塊的行為描述方式
本章小結
思考題3
習題3
第4章組合電路的邏輯分析與設計
4.1概述
4.2組合電路的邏輯分析
4.3組合電路的設計
4.4典型組合邏輯電路
4.4.1編碼器
4.4.2譯碼器
4.4.3數據分配器
4.4.4數據選擇器
4.4.5三態緩沖器
4.4.6數值比較電路
4.4.7加法器
4.4.8奇偶校驗電路
4.5組合電路中的競爭與險象
4.5.1競爭與險象
4.5.2險象的分類
4.5.3邏輯險象的判斷
4.5.4邏輯險象的消除
本章小結
思考題4
習題4
第5章鎖存器與觸發器
5.1概述
5.2基本R—S鎖存器
5.3D鎖存器及D觸發器
5.3.1D鎖存器
5.3.2正邊沿D觸發器
5.3.3D觸發器的Verilog HDL模型
5.4J—K鎖存器及觸發器
5.4.1J—K鎖存器
5.4.2負邊沿J—K觸發器
5.4.3J—K觸發器的Verilog HDL模型
5.5T觸發器和T'觸發器
5.6鎖存器和觸發器的區別
5.7不同類型觸發器之間的轉換
本章小結
思考題5
習題5
第6章時序電路概要和同步時序電路分析
6.1概述
6.1.1時序電路的基本結構
6.1.2時序電路的邏輯函數表達式
6.1.3時序電路的分類
6.1.4時序電路的描述方法
6.2同步時序電路的分析方法與步驟
6.3同步時序電路分析舉例
6.4同步時序電路中的“掛起”現象
本章小結
思考題6
習題6
第7章典型同步時序電路的設計與應用
7.1概述
7.2計數器
7.2.1基于觸發器的二進制同步計數器設計
7.2.2同步二進制計數器的Verilog HDL描述
7.2.3多種編碼十進制計數器的Verilog HDL參數化設計模型
7.2.4多功能4位二進制加法計數器模塊及應用電路分析
7.2.5任意模數加1計數器的Verilog HDL參數化設計模型
7.3寄存器及其Verilog HDL模型
7.4移位寄存器
7.4.1串入—串出結構的移位寄存器
7.4.2串入—并出結構的移位寄存器
7.4.3并人—串出結構的移位寄存器
7.4.4多功能移位寄存器
7.5移位寄存器型計數器
7.5.1環形計數器
7.5.2扭環形計數器
7.5.3最大長度移位型計數器
7.6節拍分配器
7.7序列信號發生器
本章小結
思考題7
習題7
……
第8章一般同步時序電路的設計
附錄A基于Quartus環境和Verilog HDL的電路設計與仿真實例
參考文獻

因此，在構造原始狀態圖（表）時，首先要保證狀態圖的正確性，本著“寧多勿漏”的原則，確保狀態沒有遺漏，至于存在的多余狀態，可通過狀態化簡予以去除。
由于狀態圖比較直觀，所以通常先建立原始狀態圖，然后轉換成狀態表。當然，對于比較明確的邏輯問題，可直接建立狀態表。建立原始狀態圖的方法很多，這里只介紹比較簡潔、實用的直接狀態指定法。
首先，弄清電路的輸入條件和輸出要求，從而確定輸入輸出變量的個數和表示符號；其次，假設一個初態，從這個初態出發，每加入一個輸入組合，就確定其次態，該次態可能是現態本身或是另一個已有狀態或需增添一個新狀態。重復上述過程，直到每一個現態向次態的轉換都已確定且不再產生新的狀態。最后，根據原始狀態圖形成原始狀態表。
這里需要注意兩點：一是狀態名雖可任意選取，但最好能反映狀態所代表的含義；二是從每個狀態出發，應將n個輸入的2”種可能轉移的方向考慮周全，不要遺漏。
【例8—1】為實現應用實例中的開鎖信息0101的檢測，建立序列檢測器的原始狀態圖和原始狀態表。當輸入X中出現0101序列時，電路輸出Z為1，否則，Z為0。
解：電路只有1位串行輸入X，所以每個狀態下得到的輸入X的取值只能是0或者1，即每個狀態應有兩個出口；另外，電路有一個輸出Z；確定電路采用Moore型還是Mealy型，在此選用Moore型。