半導體製造技術導論(第2版)（簡體書）

《半導體製造技術導論（第2版）》共包括15章，第1章概述了半導體製造工藝；第2章介紹了基本的半導體工藝技術；第3章介紹了半導體器件、集成電路芯片，以及早期的製造工藝技術；第4章描述了晶體結構、單晶矽晶圓生長，以及矽外延技術；第5章討論了半導體工藝中的加熱過程；第6章詳細介紹了光學光刻工藝；第7章討論了半導體製造過程中使用的等離子體理論；第8章討論了離子注入工藝；第9章詳細介紹了刻蝕工藝；第10章介紹了基本的化學氣相沉積（CVD）和電介質薄膜沉積工藝，以及多孔低k電介質沉積、氣隙的應用、原子層沉積（ALD）工藝過程；第11章介紹了金屬化工藝；第12章討論了化學機械研磨（CMP）工藝；第13章介紹了工藝整合；第14章介紹了先進的CMOS、DRAM和NAND閃存工藝流程；第15章總結了本書和半導體工業未來的發展。．

楊銀堂，1962年生，男，河北邯鄲市人，博士，教授，博士生導師，畢業于西安電子科技大學半導體專業。曾先後擔任該校微電子研究所所長、技術物理學院副院長、微電子學院院長、發展規劃處處長兼“211工程”辦公室主任，校長助理，兼任總裝備部軍用電子元器件專家組副組長，曾獲國家自然科學基金傑出青年基金、教育部跨世紀優秀人才，全國模範教師和中國青年科技獎，入選國家“百千萬人才工程”。現任西安電子科技大學副校長。先後在國際國內重要期刊上發表論文180餘篇，出版專著4部。
段寶興，1977年生，男，陝西省大荔縣人，博士，教授。分別於2000年和2004年獲哈爾濱理工大學材料物理與化學專業學士和碩士學位，2007年獲電子科技大學微電子學與固體電子學博士學位。主要從事矽基功率器件與集成、寬帶隙半導體功率器件和45nm後CMOS關鍵技術研究。首次在國際上提出的優化功率器件新技術REBULF已成功應用於橫向高壓功率器件設計；與合作者提出的SOI高壓器件介質場增強ENDILF技術，成功解決了高壓器件縱向耐壓受限問題；最近首次在國際上提出了完全3DRESURF概念並已被國際同行認可。先後在國際國內重要期刊上發表論文40餘篇，其中30餘篇次被SCI、EI檢索。擔任國際重要學術期刊IEEEElectronDeviceLetters，Solid-StateElectronics，Micro＆NanoLetters，IEEETransactionsonPowerElectronics和IETETechnicalReview等的審稿人。
HongXiao（蕭宏）1982年于中國科學技術大學獲理學學士學位，1985年於中國西南物理研究所獲理學碩士學位，1985年至1989年在西南物理研究所從事等離子體物理研究，1995年于美國得克薩斯大學奧斯汀分校獲哲學博士學位。1995年至1998年在應用材料公司任高級技術講師。1998年至2003年在摩托羅拉公司半導體生產部任高級製造工程師，並在奧斯汀社區大學講授半導體製造技術。2003年至2011年在漢民微測科技股份有限公司任技術專家，現于KLA-Tencor公司任技術專家。目前的研究興趣為電子束缺陷檢測研發和集成電路製造中的電子束缺陷檢測。任SPIE會員和講師，IEEE會員和華美半導體協會終身會員。已發表30多篇期刊論文和國際會議論文，擁有7項美國專利。．

《半導體製造技術導論(第2版)》是一本半導體工藝技術的優秀教材，並不強調很深的理論和數學知識，而是重點關注半導體關鍵加工技術概念的理解。全書共分15章，包括：半導體技術導論，積體電路工藝導論，半導體基礎知識，晶圓製造，外延和襯底加工技術，半導體工藝中的加熱工藝，光刻工藝，等離子體工藝技術，離子注入工藝，刻蝕工藝，化學氣相沉積與電介質薄膜沉積，金屬化工藝，化學機械研磨工藝，半導體工藝整合，CMOS工藝演化，並在最後展望了半導體工藝的發展趨勢。

第1章 導論
1.1 集成電路發展歷史
1.1.1 世界上第一個晶體
1.1.2 世界上第一個集成電路芯片
1.1.3 摩爾定律
1.1.4 圖形尺寸和晶圓尺寸
1.1.5 集成電路發展節點
1.1.6 摩爾定律或超摩爾定律
1.2 集成電路發展回顧
1.2.1 材料製備
1.2.2 半導體工藝設備
1.2.3 測量和測試工具
1.2.4 晶圓生產
1.2.5 電路設計
1.2.6 光刻版的製造
1.2.7 晶圓製造
1.3 小結
1.4 參考文獻
1.5 習題

第2章 集成電路工藝介紹
2.1 集成電路工藝簡介
2.2 集成電路的成品率
2.2.1 成品率的定義
2.2.2 成品率和利潤
2.2.3 缺陷和成品率
2.3 無塵室技術
2.3.1 無塵室
2.3.2 污染物控制和成品率
2.3.3 無塵室的基本結構
2.3.4 無塵室的無塵衣穿著程序
2.3.5 無塵室協議規範
2.4 集成電路工藝間基本結構
2.4.1 晶圓的製造區
2.4.2 設備區
2.4.3 輔助區
2.5 集成電路測試與封裝
2.5.1 晶粒測試
2.5.2 芯片的封裝
2.5.3 最終的測試
2.5.4 3D封裝技術
2.6 集成電路未來發展趨勢
2.7 小結
2.8 參考文獻
2.9 習題

第3章 半導體基礎
3.1 半導體基本概念
3.1.1 能帶間隙
3.1.2 晶體結構
3.1.3 摻雜半導體
3.1.4 摻雜物濃度和電導率
3.1.5 半導體材料概要
3.2 半導體基本元器件
3.2.1 電阻
3.2.2 電容
3.2.3 二極管
3.2.4 雙載流子晶體管
3.2.5 MOSFET
3.3 集成電路芯片
3.3.1 存儲器
3.3.2 微處理器
3.3.3 專用集成電路（ASlC）
3.4 集成電路基本工藝
3.4.1 雙載流子晶體管製造過程
3.4.2 P型MOS工藝（20世紀60年代技術）
3.4.3 N型MOS工藝（20世紀70年代技術）
3.5 互補型金屬氧化物晶體管
3.5.1 CMOS電路
3.5.2 CMOS工藝（20世紀80年代技術）
3.5.3 CMOS工藝（20世紀90年代技術）
3.6 2000年後半導體工藝發展趨勢
3.7 小結
3.8 參考文獻
3.9 習題
……
第4章 晶圓製造
第5章 加熱工藝
第6章 光刻工藝
第7章 等離子體工藝
第8章 離子注入工藝
第9章 刻蝕工藝
第10章 化學氣相沉積與電介質薄膜
第11章 金屬化工藝
第12章 化學機械研磨工藝
第13章 半導體工藝整合
第14章 IC工藝技術
第15章 半導體工藝發展趨勢和總結．

20世紀80年代後，當圖形尺寸小於3μm時，等離子體刻蝕逐漸取代濕法刻蝕成為所有圖形化刻蝕的技術。濕法刻蝕的等向性刻蝕輪廓無法達到小的幾何圖形需求。由於離子轟擊會伴隨等離子體的存在，所以等離子體刻蝕是一個非等向性刻蝕過程，它的橫向刻蝕深度和CD損失遠比濕法刻蝕小。表9.1是濕法和幹法刻蝕對照表。
9.4.2等離子體刻蝕基本概念
等離子體為一種帶有等量正電荷和負電荷的離子化氣體，由離子、電子和中性的原子或分子組成。等離子體中三個重要的碰撞為離子化碰撞、激發一鬆弛碰撞和分解碰撞。這些碰撞分別產生並維持等離子體，造成氣體輝光放電並產生增強化學反應的自由基。
平均自由程（MFP）是一個粒子與另外一個粒子碰撞前移動的平均距離。降低壓力將增加MFP和離子的轟擊能量，同時也能散射而形成垂直的刻蝕輪廓。
等離子體的電位通常比電極高，因為當等離子體產生時，品質小且移動快的電子使得電極帶負電。較高的等離子體電位會產生離子轟擊，這是因為帶正電的離子被鞘層電位加速到低電位電極上。電容雙耦型等離子體中，增加射頻功率能增加離子轟擊的流量和能量，同時也能增加自由基的濃度。
由於刻蝕是一種移除過程，因此必須在較低壓力下進行。長平均自由程有助於離子轟擊和副產品的移除。某些刻蝕反應室也使用磁場線圈產生磁場以增加低壓下（小於100mTorr）的等離子體密度。作為一種移除工藝，等離子體刻蝕比PECVD需要更多的離子轟擊。因此在一般的刻蝕中，晶圓都被放置在較小面積的電極上利用自偏壓獲得更強的離子轟擊。
低壓下維持高密度等離子體是刻蝕和CVD工藝過程的需要，然而一般使用的電容耦合型等離子體源無法產生高密度等離子體。感應式耦合型等離子體（ICP）與電子迴旋共振（ECR）等離子體源已被開發並應用在lC製造中。經過使用分開的偏壓射頻系統，ICP和ECR系統能獨立控制流量和離子轟擊能量。
9.4.3純化學刻蝕、純物理刻蝕及反應式離子刻蝕
刻蝕有三種：純化學刻蝕、純物理刻蝕，以及介於兩者之間的反應式離子刻蝕（Reactive Ion Etch，RIE）。
純化學刻蝕包括濕法刻蝕和遙控等離子體光刻膠去除。純化學刻蝕中沒有物理轟擊，由化學反應移除物質。純化學刻蝕的速率根據工藝需要可以很高也可以很低。純化學刻蝕一定會有等向性刻蝕輪廓，因此當圖形尺寸小於3μm時，就無法使用純化學刻蝕進行薄膜圖形化技術。由於純化學刻蝕具有很好的刻蝕選擇性，所以純化學刻蝕通常用在剝除工藝上。例如，去光刻膠、去氮化矽、墊基氧化層、遮罩氧化層和犧牲氧化層等。遙控等離子體（RP）刻蝕是在遠端反應室中利用等離子體產生自由基，再將自由基送入反應室和晶圓產生反應，因此屬於純化學刻蝕。