數位電路邏輯設計(第三版)（簡體書）

本書是“十二五”江蘇省高等學校重點教材，編號:20141121。

本書結合應用型人才培養目標和教學特點，將傳統數字電子技術與現代自動化數字電子技術的基礎知識和工程理論有機融合，突破傳統教學模式的局限，將目標定位于使學生在數字電子技術的基礎理論、實踐能力和創新精神三方面有明顯的進步。引導學生基于全新的數字技術平臺強化自己的學習效果，得以高起點地適應相關后續課程的要求。

全書共分10章，內容涉及數字電路基礎、邏輯門電路、組合邏輯電路、組合邏輯電路的自動化設計、觸發器、時序邏輯電路、時序邏輯電路的自動化設計、半導體存儲器及其應用、脈沖波形的產生與變換、D/A與A/D轉換器及其應用等。

本書結構完整、內容新穎、涉及面廣，分析與設計方法靈活多樣，配有大量的例題、習題和工程應用性項目，使讀者比較容易接受、掌握和應用。

本書可以作為普通高等學校電類專業和機電一體化等非電類專業的技術基礎課教材，也可以作為相關專業工程技術人員的學習及參考用書。

目錄Contents第1章數字電路基礎1
1.1數字電路概述1
1.1.1模擬信號和數字信號1
1.1.2數字電路及其分類3
1.1.3數字電路的特點4
1.1.4數字電路的分析、設計與測試5
1.2數制6
1.2.1常用計數制6
1.2.2數制轉換8
1.3碼制10
1.3.1二十進制編碼10
1.3.2可靠性代碼11
1.3.3字符編碼12
1.4二進制數的表示方法及算術運算13
1.4.1二進制數的表示方法13
1.4.2二進制數的算術運算15
1.5邏輯代數的運算16
1.5.1邏輯變量與邏輯函數16
1.5.2三種基本邏輯運算17
1.5.3復合邏輯運算19
1.6邏輯代數的基本定律和基本運算規則20
1.6.1邏輯代數的基本定律20
1.6.2邏輯代數的基本運算規則21
1.7邏輯函數的表示方法及標準形式22
1.7.1邏輯函數的表示方法22
1.7.2邏輯函數的兩種標準形式24◆數字電路邏輯設計（第3版）目錄1.8邏輯函數的化簡27
1.8.1公式化簡法27
1.8.2卡諾圖化簡法29
1.8.3具有無關項的邏輯函數及其化簡34
習題136
第2章邏輯門電路39
2.1TTL集成門電路39
2.1.1TTL與非門結構與工作原理39
2.1.2TTL門的技術參數40
2.1.3TTL數字集成電路系列簡介43
2.1.4其他類型的TTL門45
2.2其他類型的雙極型集成電路48
2.2.1ECL電路49
2.2.2I2L電路49
2.3MOS集成門電路50
2.3.1MOS管的結構與工作原理50
2.3.2MOS反相器51
2.3.3其他類型的MOS門電路52
2.3.4CMOS邏輯門的技術參數54
2.3.5CMOS數字集成電路系列簡介55
2.4集成門電路的使用56
2.4.1TTL門電路的使用56
2.4.2CMOS門電路的使用57
2.4.3門電路的接口技術58
習題259
第3章組合邏輯電路62
3.1傳統的組合邏輯電路的分析與設計62
3.1.1傳統的組合電路分析62
3.1.2傳統的組合電路設計66
3.2編碼器與譯碼器70
3.2.1編碼器70
3.2.2譯碼器72
3.3數據選擇器和數據分配器78
3.3.1數據選擇器的功能及工作原理78
3.3.2常用集成數據選擇器及其應用79
3.3.3數據分配器81
3.4數值比較器84
3.4.1數值比較器的工作原理84
3.4.2集成數值比較器86
3.5算術運算電路87
3.5.1加法運算電路87
3.5.2減法運算電路89
3.6可編程邏輯器件90
3.6.1可編程邏輯器件概述90
3.6.2可編程器件的結構及工作原理92
3.6.3可編程邏輯器件的產品及開發94
3.6.4復雜可編程邏輯器件CPLD97
3.6.5現場可編程門陣列FPGA101
3.7組合邏輯電路競爭與冒險106
3.7.1競爭冒險及產生原因106
3.7.2競爭冒險的判斷方法107
3.7.3消除競爭冒險的方法108
習題3109
第4章組合邏輯電路的自動化設計114
4.1數字電路自動化設計與分析流程114
4.1.1傳統數字電路設計中存在的問題114
4.1.2QuartusⅡ簡介115
4.1.3自動化設計流程116
4.2原理圖輸入法組合邏輯電路設計119
4.2.1編輯輸入圖形文件119
4.2.2功能簡要分析123
4.2.3編譯工程124
4.2.4時序仿真測試電路功能127
4.2.5引腳鎖定和編程下載130
4.3Verilog HDL語言輸入法組合邏輯電路設計135
4.3.1Verilog HDL語法簡介135
4.3.2用Verilog進行組合電路的設計137
4.3.3三人表決電路的語句表達方式140
4.3.4Verilog的其他表達方式141
4.3.54位串行加法器綜合設計143
習題4146
第5章觸發器148
5.1基本RS觸發器148
5.1.1電路結構148
5.1.2工作原理148
5.1.3邏輯功能及其描述149
5.2同步RS觸發器151
5.2.1電路結構151
5.2.2工作原理151
5.2.3邏輯功能及其描述151
5.2.4同步觸發器的空翻現象153
5.3主從觸發器153
5.3.1主從RS觸發器153
5.3.2主從JK觸發器154
5.4邊沿觸發器156
5.5觸發器功能的轉換158
5.6集成觸發器162
5.6.1集成觸發器舉例162
5.6.2集成觸發器的脈沖工作特性163
5.7觸發器的應用165
習題5167
第6章時序邏輯電路171
6.1時序邏輯電路概述171
6.1.1時序邏輯電路的結構及特點171
6.1.2時序邏輯電路的分類172
6.2時序邏輯電路的分析172
6.2.1時序邏輯電路一般分析步驟172
6.2.2同步時序邏輯電路分析172
6.2.3異步時序邏輯電路分析175
6.3時序邏輯電路的設計177
6.3.1同步時序邏輯電路的設計177
6.3.2異步時序邏輯電路的設計180
6.4計數器182
6.4.1二進制計數器182
6.4.2非二進制計數器188
6.4.3集成計數器的應用192
6.5寄存器201
6.5.1數碼寄存器201
6.5.2移位寄存器201
6.5.3集成移位寄存器及其應用203
習題6207
第7章時序電路的自動化設計與分析212
7.1深入了解時序邏輯電路性能212
7.1.1基于74LS161宏模塊的計數器設計212
7.1.2進位控制電路改進214
7.1.3通過控制同步加載構建計數器215
7.1.4利用預置數據控制計數器進位216
7.2計數器的自動化設計方案218
7.2.1基于一般模型的十進制計數器設計218
7.2.2含自啟動電路的十進制計數器設計219
7.2.3任意進制異步控制型計數器設計220
7.2.44位同步自動預置型計數器設計221
7.2.5基于LPM宏模塊的計數器設計223
7.3有限狀態機設計與應用226
7.3.1有限狀態機概述226
7.3.2步進電機控制電路設計227
7.3.3溫度控制電路設計231
習題7233
第8章半導體存儲器及其應用235
8.1概述235
8.1.1存儲器的分類235
8.1.2半導體存儲器的技術指標236
8.2隨機存取存儲器237
8.2.1RAM的分類及其結構237
8.2.2靜態存儲單元239
8.2.3動態存儲單元240
8.2.4RAM的操作與定時240
8.2.5存儲器容量擴展242
8.3只讀存儲器244
8.3.1ROM的分類與結構244
8.3.2掩膜ROM244
8.3.3可編程PROM245
8.3.4其他類型存儲器246
8.3.5ROM存儲器的應用247
8.4常用存儲器集成芯片簡介248
8.4.16116型RAM器簡介249
8.4.22764型EPROM簡介249
8.5存儲器應用電路設計250
8.5.1多通道數字信號采集電路設計250
8.5.2DDS信號發生器設計254
習題8259
第9章脈沖波形的產生與變換261
9.1集成555定時器261
9.1.1電路組成及工作原理261
9.1.2555定時器的功能262
9.2施密特觸發器264
9.2.1由門電路組成的施密特觸發器264
9.2.2集成施密特觸發器265
9.2.3由555定時器組成的施密特觸發器266
9.2.4施密特觸發器的應用267
9.3單穩態觸發器268
9.3.1集成單穩態觸發器269
9.3.2由555定時器組成的單穩態觸發器272
9.3.3單穩態觸發器的用途273
9.4多諧振蕩器274
9.4.1由門電路構成多諧振蕩器275
9.4.2石英晶體振蕩器276
9.4.3用施密特觸發器構成多諧振蕩器276
9.4.4由555定時器構成多諧振蕩器277
9.5綜合應用電路278
習題9279
第10章D/A與A/D轉換器及其應用282
10.1概述282
10.2D/A轉換器283
10.2.1權電阻網絡D/A轉換器284
10.2.2倒T型電阻網絡D/A轉換器285
10.2.3權電流型D/A轉換器286
10.2.4D/A轉換器的主要技術指標287
10.2.5D/A轉換器集成芯片及選擇要點288
10.2.6集成DAC器件290
10.3A/D轉換器291
10.3.1A/D轉換器的工作原理291
10.3.2并行比較型A/D轉換器293
10.3.3逐次比較型A/D轉換器295
10.3.4雙積分型轉換器297
10.3.5A/D轉換器的主要技術指標299
10.3.6A/D轉換器集成芯片及選擇要點300
10.3.7集成ADC器件302
10.4D/A與D/A的典型應用電路304
10.4.1D/A的典型應用電路304
10.4.2A/D的典型應用電路306
習題10308
參考文獻311

第3章chapter3

組合邏輯電路1.1微型計算機簡介引言數字系統中常用的邏輯電路，就其結構和工作原理可分為兩類:一類叫組合邏輯電路，簡稱組合電路；圖3.1組合邏輯電路

一類叫時序邏輯電路，簡稱時序電路。組合邏輯電路的基本組成單元是邏輯門電路。這種電路在任一時刻輸出狀態只取決于該時刻的輸入狀態，而與輸入信號作用前電路所處的狀態無關；在時序邏輯電路中，任意時刻的輸出狀態不僅取決于該時刻的輸入狀態，而且取決于從前電路的狀態。本章討論組合邏輯電路，組合電路的一般結構可用方框圖3.1表示，其輸出與輸入之間的邏輯關系是:Z1=f1(X1,X2,…,Xn)，Z2=f2(X1,X2,…,Xn)，…,Zm=fm(X1,X2,…,Xn)

從電路結構看，它具有如下特征:

（1）信號是單向傳輸的，輸出輸入之間沒有反饋通道；

（2）只由邏輯門組成，電路中不含記憶單元。

組合電路可以單獨完成各種復雜的邏輯功能，而且還是時序邏輯電路的組成部分，在數字系統中應用十分廣泛。本章首先介紹小規模組合邏輯電路的分析與設計方法，然后討論典型的中規模集成組合邏輯電路的功能和應用，最后闡述競爭冒險產生的原因及消除方法。

3.1傳統的組合邏輯電路的分析與設計

小規模集成(SSI)電路中的門，如與門、或門、與非門、或非門、與或非門、異或門等都是獨立的。本節主要介紹以這些門電路為基本組成單元的組合電路的分析與設計。

3.1.1傳統的組合電路分析

所謂組合電路的分析，是指已知邏輯電路，尋找輸出與輸入之間邏輯關系，確定電路功能的過程。其步驟大致如下:

（1）由給定的邏輯圖寫出所有用來描述輸出輸入關系的邏輯表達式；

（2）將已得到的邏輯函數表達式簡化成最簡與或表達式，或視具體情況變換成其他適當的形式；

（3）根據邏輯函數表達式列真值表；

（4）根據真值表，進行分析并概括出給定組合邏輯電路的邏輯功能。

例3.1分析圖3.2所示電路的功能。

圖3.2例3.1邏輯電路和符號

解:（1）寫出邏輯表達式。

D=AB，E=AD，F=DB，S=EF

（2）化簡邏輯表達式。

S=AD·DB=AD+DB=AAB+ABB=AB

◆數字電路邏輯設計（第3版）第◆3章組合邏輯電路（3）列真值表，如表3.1所示。表3.1例3.1真值表輸入輸出ABS000011101110（4）對真值表中的數值進行分析可以看出，該電路完成了邏輯上的異或運算，異或邏輯符號見圖3.2（b）,它同時還可以實現二進制運算。

例3.2分析圖3.3（a）所示電路的功能。

圖3.3例3.2圖解:（1）寫出邏輯表達式。

S=AAB·BAB

C=AB

（2）化簡邏輯表達式。

S=B+A

C=AB

（3）列真值表，如表3.2所示。表3.2例3.2真值表輸入輸出ABSC0000011010101101（4）根據圖3.3和表3.2分析，可以將此電路看成是一個異或門（輸出S:同例3.1）和一個與門（輸出C）的合成，若A、B分別作為一位二進制數，則S就是A與B相加和的本位，C就是A與B相加和的進位。這種電路被稱為半加器，圖3.3（b）為它的邏輯符號，其特點是不考慮從低位的進位。若要考慮從低位來的進位，則電路可以將半加器作為單元電路經過一定的組合設計得到。

在分析復雜一些的組合邏輯電路時，除了上述按照邏輯門逐級分析的辦法外，還可以將電路進行模塊劃分。若熟悉一些重要的基本單元電路（如例3.2的半加器），則可以直接從單元電路入手，分析單元電路在新建電路中的作用，最終得出復雜電路的邏輯功能。

例3.3分析圖3.4（a）所示電路的功能。

圖3.4例3.3電路圖

如圖3.4（a）所示，其中，Ai、Bi和Ci-1分別表示加數、被加數和從低位的進位，Si和Ci分別表示和的本位和進位。這樣一個包括低位來的進位輸入在內的二進制加法電路，稱之為全加器，邏輯符號如圖3.4（b）所示。全加器的真值表如表3.3所示。表3.3例3.3真值表輸入輸出輸入輸出AiBiCi-1SiCiAiBiCi-1SiCi0000000110010100110110010101011100111111（1）用兩個半加器（虛線框）和一個或門實現了全加器:先求兩個加數的半加和，再與低位的進位作第二次半加，所得結果即全加器的和。

（2）兩個半加器的進位作邏輯加，即得全加器的進位。

例3.4分析圖3.5所示電路的功能。

圖3.5例3.4圖

解:由圖3.5寫出邏輯表達式F=(10)D0+(1A0)D1+(A10)D2+(A1A0)D3根據表達式列出真值表，如表3.4所示。由表可以看出，當A1A0賦予不同的代碼值時，輸出F將獲取相應的輸入Di（i=0，1，2，3）。故電路相當于一個四路選擇開關，對輸入具有選擇并輸出的功能。

表3.4例3.4真值表輸入輸出A1A0F00D001D110D211D3由以上例題可以看出，在組合電路的分析過程中，寫出邏輯表達式、列出真值表并不難，而由真值表說明電路的功能對初學者來講就比較難，它需要一定的知識積累。

3.1.2傳統的組合電路設計

所謂組合電路的設計，是指根據所要求實現的邏輯功能，設計出相應的邏輯電路的過程，在某些場合組合電路的設計也被稱為邏輯綜合。設計通常以電路簡單、所用器件最少為目標。用代數法和卡諾圖法化簡邏輯函數，就是為了獲得最簡的形式，以便能用最少的門電路來組成邏輯電路。

組合電路的設計步驟大致如下:

（1）根據命題，分析輸出輸入關系，列出真值表；

（2）由真值表，寫出有關邏輯表達式或畫卡諾圖；

（3）運用卡諾圖或其他化簡方法化簡輸出邏輯，注意化簡的結果必須符合原來問題的要求，如:邏輯門類型的限制，輸入端是否允許出現反變量等；

（4）根據輸出邏輯表達式，畫出邏輯電路圖。

在進行組合邏輯電路的設計時，可以用多種邏輯電路實現同一邏輯函數。例如用邏輯電路來實現邏輯函數F=A·AB+B·AB。

（1）直接用與非門、與門、或非門實現，參見圖3.6（a）。

圖3.6邏輯函數的代數變換

（2）邏輯代數變換后，用與非門實現F=ABA+B=AB··參見圖3.6（b）。

（3）代數變換后，用同或門實現F=A++B+=A+B=+AB參見圖3.6（c）。

結論:以上均為同或門的邏輯電路和表達式，可見，一個邏輯問題對應的真值表是唯一的，但實現它的邏輯電路是多樣的，可根據不同器件，通過邏輯表達式的變換來實現。

例3.5試設計一個3人多數表決電路。

解:（1）設3人A、B、C為輸入，同意為1，不同意為0；表決結果F為輸出，F始終同輸入的大多數狀態一致，即輸入A、B、C之中有2個或3個為1時，輸出為1；其余情況，輸出為0。由此可列真值表，如表3.5所示。表3.5例3.5真值表輸入輸出ABCF00000010010001111000101111011111（2）畫出卡諾圖如圖3.7所示。

圖3.7卡諾圖

（3）卡諾圖化簡（也可先寫出邏輯表達式，再根據邏輯代數運算法則化簡）得最簡與或表達式F=AB+BC+AC（4）得出相應的邏輯圖如圖3.8（a）所示。若要求用與非門實現，則還需將上述表達式變換成如下形式F=AB·BC·AC再畫出相應的邏輯圖，如圖3.8（b）所示。讀者可進一步思考，若全部用兩輸入端與非門，怎么辦？

圖3.83人表決器

例3.6試用兩輸入與非門和反相器設計一個四舍五入的邏輯電路。用以判別一位8421碼是否大于等于5，大于等于5時，電路輸出為1，否則為0。

解:（1）根據題意列真值表。

假設輸入的8421碼用A、B、C、D表示，輸出用F表示，則可得真值表如表3.6所示。當ABCD=0000~0100時，F=0；當ABCD=0101~1001時，F=1；需要說明的是:輸入ABCD不可能取值1010~1111，這在邏輯電路設計中被稱為約束條件，既然這些輸入組合不會出現，也就不必要求對應的輸出是什么，或者說輸出可以是1，也可以是0，所以稱其為任意項或無關項，一般在表達式中用d（真值表中用×）表示。表3.6例3.6真值表輸入輸出輸入輸出ABCDFABCDF00000100010001010011001001010×001101011×010001100×010111101×011011110×011111111×（2）求最簡與或表達式。

根據表3.6中最后6個最小項作無關項處理，可以寫出函數的最小項表達式F=∑(m5,m6,m7,m8,m9)+∑d(m10,m11,m12,m13,m14,m15)直接填入卡諾圖，如圖3.9所示。由此可得最簡與或表達式F=A+BC+BD（3）若要求用兩輸入與非門和反相器實現，則還需將上述表達式變換成如下形式F=A+BC+BD=·BC·BD=·BC·BD=·BC+BD=·BC·BD（4）畫出邏輯圖，如圖3.10所示。

圖3.9例3.6卡諾圖圖3.10例3.6邏輯圖從以上例題可以看出，由命題列出真值表是電路設計的關鍵。而邏輯表達式的不同形式決定了邏輯電路的結構組成，所以要得到一個符合實際要求的邏輯電路，邏輯表達式的化簡和變換同樣非常重要。

例3.7試用兩輸入與非門和反相器設計一個優先排隊電路。火車有高鐵、動車和普通客車。它們進出站的優先次序是:高鐵、動車和普通客車，同一時刻只能有一列車進出。

解:（1）由題意進行邏輯抽象。火車用輸入變量高鐵A、動車B、普通客車C，輸出信號為FA、FB、FC，當高鐵A=1時，無論動車B、普通客車C為何值，FA=1，FB=FC=0；當動車B=1，且A=0時，無論C為何值，FB=1，FA=FC=0；當普通客車C=1，且A=B=0時，FC=1，FA=FB=0。

（2）經過邏輯抽象，可列真值表，如表3.7所示。表3.7例3.7真值表輸入輸出ABCFAFBFC0000001XX10001X010001001（3）寫出邏輯表達式。FA=A，FB=B，FC=C根據題意，變換成與非形式FA=A，FB=B，FC=C=·C（4）畫出邏輯電路圖，如圖3.11所示。

圖3.11例3.7邏輯圖

該邏輯電路可用一片內含4個兩輸入端的與非門74LS00和另一片內含6個反相器74LS04的集成電路組成，也可用兩片內含4個兩輸入端的與非門74LS00的集成電路組成。注意:原邏輯表達式雖然是最簡形式，但它需要一片反相器和一片三輸入端的與門才能實現，器件數和種類都不能節省。由此可見最簡的邏輯表達式用一定規格的集成器件實現時，其電路結構不一定是最簡單和經濟的。設計邏輯電路時應以集成器件為基本單元，而不應以單個門為單元，這是工程設計與理論分析的不同之處。

3.2編碼器與譯碼器〖4/5〗3.2.1編碼器所謂編碼，即將某一信息（輸入）變換為某一特定的代碼（輸出），如把二進制碼按一定規律編排，使每組代碼都具有各自特定的含義。常見的編碼器是將m個輸入狀態信息變換成一個n位二進制碼，其中m、n滿足2n≥m，例如m=8，n=3，就稱8線3線編碼器。編碼器通常分為普通編碼器和優先編碼器兩種，以下分別以4線2線編碼器和74LS148為例予以介紹。

1.普通編碼器

普通編碼器的特點是只允許在一個輸入端加有效信號，否則輸出將會出現混亂。

普通4線2線編碼器真值表如表3.8（a）所示。表3.84線2線編碼器真值表

(a)普通4線2線編碼器真值表輸入輸出I0I1I2I3Y1Y0100000010001001010000111(b)加控制端的普通4線2線編碼器真值表輸入輸出狀態指示I0I1I2I3Y1Y0YS0000××01000001010001100101010001111編碼器的輸入為高電平有效。由真值表可得輸出編碼的邏輯表達式為Y1=0·1·I2·3+0·1·2·I3

Y0=0·I1·2·3+0·1·2·I3該電路存在的問題是當所有的輸入都為0時，電路的輸出為Y1Y0=00，和真值表中第一行的編碼一樣，無法區分，所以，提出一種解決方案，就是在輸出端引入狀態指示端子YS來區分有編碼輸入和無編碼輸入的情況，參見表3.8（b）。

……