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商品簡介
作者簡介
序
目次
商品簡介
本書以Altera公司全新推出的Quartus Prime16.1為設計平臺，結合大量的實例來介紹基於FPGA/CPLD數字系統的設計方法。書中的例子包含了簡單的數字邏輯電路實例、數字系統設計實例及複雜的數字控制系統設計實例，由淺入深地介紹了採用Quartus Prime16.1進行數字系統開發的設計流程、設計思想和設計技巧。
作者簡介
梁廣民，碩士，副教授，深圳職業技術學院計算機網絡技術專業教師，主要從事計算機網絡方面的教學和科研工作。全球思科網絡技術學院金牌教師，廣東省千百十培養對象，深圳市優秀教師，深圳市高層次人才地方級領軍人才，學校首屆金牌教師，學校首批雙師型骨幹教師，美國伊利諾伊中心學院訪問學者。主編《網絡互聯技術》《思科網絡實驗室路由、交換實驗指南》等7本教材。主持“網絡互聯技術”課程被評為2006年國家級精品課程，2013年主持國家精品資源共享課課《網絡互聯技術》建設。獲得CCIE（路由交換，安全）、CIW認證講師、TCSE（趨勢認證安全專家）、JNCIS（瞻博網絡認證Internet專家）、CBNADS（思科無邊界網絡架構設計專家）等多個IT領域認證。2008年指導學生代表中國大陸參見首屆亞太區大學生思科網絡技術大賽獲得冠軍；2007年指導學生參加首屆海峽兩岸四地大學生思科網絡技術大賽獲得冠軍；2009年指導學生參加教育部3G基站建設和數據網組建大賽，所指導的數據組建部分的學生獲得全國單項比賽第一名。2010－2013年連續四年指導學生參加全國大學生思科網絡技術大賽獲得第一名。
序
前 言
隨著電子技術、計算機應用技術和EDA技術的不斷發展，利用FPGA/CPLD進行數字系統的開發已經被廣泛應用於通信、航天、醫療電子、工業控制等領域。與傳統電路設計方法相比，FPGA/CPLD具有功能強大、開發過程投資少、週期短、便於修改及開發工具智能化等特點。近年來，FPGA/CPLD市場發展迅速，並且隨著電子工藝的不斷改進，低成本、高性能的FPGA/CPLD器件推陳出新，從而促使FPGA/CPLD成為當今硬件設計的首選方式之一。熟練掌握FPGA/CPLD設計技術已經是對電子工程師的基本要求。
VHDL語言是國際標準的硬件描述語言，本書實例中的文本編輯均採用VHDL語言編寫，並且書中實例均通過仿真和硬件測試。
本書通過實例介紹Altera公司最新推出的以Quartus Prime16.1為設計平臺的FPGA/ CPLD數字系統設計，由淺入深地介紹數字系統開發的設計流程、設計思想和設計技巧。
Quartus Prime16.1是Altera公司最新推出的革命性的設計軟件，其前端用戶界面的使用與以前軟件版本相比還是同樣方便，而在後端增加了Spectra-Q引擎，採用一組更快、更易於擴展的新算法，前所未有地縮短了編譯時間，提高了設計性能。這一引擎還具有分層數據庫，保留了IP模塊的佈局佈線，保證了設計的穩定性，同時避免了不必要的時序收斂投入。Quartus Prime設計軟件還在多個Arria＠10設計上展示了極高的設計性能和設計人員效能。
本書共分為12章。第1章介紹了利用Quartus Prime進行FPGA/CPLD設計的開發流程，包括設計輸入、約束輸入、綜合、佈局佈線、仿真、編程與配置等。第2章介紹了Quartus Prime的使用，包括原理圖編輯、文本編輯和混合編輯的設計方法。第3～7章介紹了VHDL硬件描述語言，以及簡單的數字電路實例，包括門電路、組合邏輯電路、觸發器、時序邏輯電路以及存儲器的設計方法。第8章介紹了課程設計中涉及的數字系統設計實例，使讀者熟練掌握Quartus Prime的使用方法和VHDL語言。第9章介紹了宏模塊及IP核的使用方法和簡單的應用實例。第10章介紹了ModelSim、TimeQuest、SignalTap Ⅱ與Quartus Prime的結合使用方法及簡單的應用實例，VHDL硬件調試，以及在VHDL設計當中使用庫模塊的方法。第11章和第12章介紹了兩個大型的數字系統的設計實例，使讀者能更深入地掌握數字系統的設計方法。
本書由周潤景、南志賢和張玉光編著。其中，南志賢編寫了第1章和第2章，張玉光編寫了第3章和第4章，周潤景編寫了第5～12章。全書由周潤景負責統稿。參加本書編寫的還有邵緒晨、李楠、邵盟、馮震、劉波、李豔、崔婧、陳萌、井探亮、丁岩、李志和任自鑫。
由於作者水平有限，書中難免存在錯誤和不足之處，敬請讀者批評指正。
編 著 者
隨著電子技術、計算機應用技術和EDA技術的不斷發展，利用FPGA/CPLD進行數字系統的開發已經被廣泛應用於通信、航天、醫療電子、工業控制等領域。與傳統電路設計方法相比，FPGA/CPLD具有功能強大、開發過程投資少、週期短、便於修改及開發工具智能化等特點。近年來，FPGA/CPLD市場發展迅速，並且隨著電子工藝的不斷改進，低成本、高性能的FPGA/CPLD器件推陳出新，從而促使FPGA/CPLD成為當今硬件設計的首選方式之一。熟練掌握FPGA/CPLD設計技術已經是對電子工程師的基本要求。
VHDL語言是國際標準的硬件描述語言，本書實例中的文本編輯均採用VHDL語言編寫，並且書中實例均通過仿真和硬件測試。
本書通過實例介紹Altera公司最新推出的以Quartus Prime16.1為設計平臺的FPGA/ CPLD數字系統設計，由淺入深地介紹數字系統開發的設計流程、設計思想和設計技巧。
Quartus Prime16.1是Altera公司最新推出的革命性的設計軟件，其前端用戶界面的使用與以前軟件版本相比還是同樣方便，而在後端增加了Spectra-Q引擎，採用一組更快、更易於擴展的新算法，前所未有地縮短了編譯時間，提高了設計性能。這一引擎還具有分層數據庫，保留了IP模塊的佈局佈線，保證了設計的穩定性，同時避免了不必要的時序收斂投入。Quartus Prime設計軟件還在多個Arria＠10設計上展示了極高的設計性能和設計人員效能。
本書共分為12章。第1章介紹了利用Quartus Prime進行FPGA/CPLD設計的開發流程，包括設計輸入、約束輸入、綜合、佈局佈線、仿真、編程與配置等。第2章介紹了Quartus Prime的使用，包括原理圖編輯、文本編輯和混合編輯的設計方法。第3～7章介紹了VHDL硬件描述語言，以及簡單的數字電路實例，包括門電路、組合邏輯電路、觸發器、時序邏輯電路以及存儲器的設計方法。第8章介紹了課程設計中涉及的數字系統設計實例，使讀者熟練掌握Quartus Prime的使用方法和VHDL語言。第9章介紹了宏模塊及IP核的使用方法和簡單的應用實例。第10章介紹了ModelSim、TimeQuest、SignalTap Ⅱ與Quartus Prime的結合使用方法及簡單的應用實例，VHDL硬件調試，以及在VHDL設計當中使用庫模塊的方法。第11章和第12章介紹了兩個大型的數字系統的設計實例，使讀者能更深入地掌握數字系統的設計方法。
本書由周潤景、南志賢和張玉光編著。其中，南志賢編寫了第1章和第2章，張玉光編寫了第3章和第4章，周潤景編寫了第5～12章。全書由周潤景負責統稿。參加本書編寫的還有邵緒晨、李楠、邵盟、馮震、劉波、李豔、崔婧、陳萌、井探亮、丁岩、李志和任自鑫。
由於作者水平有限，書中難免存在錯誤和不足之處，敬請讀者批評指正。
編 著 者
目次
第1章 數字集成電路概述與Altera Quartus Prime開發流程
1.1 數字集成電路概述
1.2 Quartus Prime軟件綜述
1.3 設計輸入
1.4 約束輸入
1.5 綜合
1.6 佈局佈線
1.7 仿真
1.8 編程與配置
第2章 Altera Quartus Prime的使用
2.1 原理圖和圖表模塊編輯
2.2 文本編輯
2.3 混合編輯（自底向上）
2.4 混合編輯（自頂向下）
第3章 VHDL硬件描述語言
3.1 VHDL語言簡介和優點
3.2 VHDL語言設計實體的基本結構
3.3 VHDL語言要素
3.4 VHDL順序語句
3.5 VHDL並行語句
3.6 VHDL子程序
3.7 VHDL的描述風格
3.8 狀態機的設計
第4章 門電路設計範例
4.1 與非門電路
4.2 或非門電路
4.3 異或門電路
4.4 三態門電路
4.5 單向總線緩衝器
4.6 雙向總線緩衝器
第5章 組合邏輯電路設計範例
5.1 編碼器
5.2 譯碼器
5.3 數據選擇器
5.4 數據分配器
5.5 數值比較器
5.6 加法器
5.7 減法器
第6章 寄存器、存儲器、鎖存器和觸發器的VHDL描述
6.1 寄存器
6.2 移位寄存器
6.3 只讀存儲器（ROM）
6.4 隨機存儲器（RAM）
6.5 堆棧
6.6 FIFO
6.7 鎖存器
6.8 RS觸發器
6.9 JK觸發器
6.10 D觸發器
6.11 T觸發器
第7章 計數器、信號發生器和分頻器的VHDL描述
7.1 計數器
7.2 可變模計數器
7.3 順序脈衝發生器
7.4 序列信號發生器
7.5 分頻器
第8章 數字系統設計範例
8.1 數字系統的基本結構
8.2 數字系統的設計方法
8.3 數字系統設計的一般過程
8.4 數字系統的設計準則
8.5 數字系統設計範例
第9章 可參數化宏模塊及IP核的使用
9.1 ROM、RAM、FIFO的使用
9.2 乘法器、鎖相環的使用
9.3 正弦波信號發生器
9.4 NCO IP核的使用
第10章 Quartus Prime的深度使用
10.1 使用ModelSim波形編輯器對VHDL設計進行仿真
10.2 TimeQuest時序分析儀的用法
10.3 SignalTap II嵌入式邏輯分析儀的使用
10.4 VHDL硬件設計調試
10.5 在VHDL設計當中使用庫模塊
第11章 基於FPGA的射頻熱療系統的設計
11.1 腫瘤熱療的生物學與物理學技術概論
11.2 溫度場特性的仿真
11.3 射頻熱療系統設計
11.4 系統硬件電路設計
11.5 軟件實現
11.6 溫度場測量與控制的實驗
第12章 基於FPGA的直流電動機伺服系統的設計
12.1 電動機控制發展情況
12.2 系統控制原理
12.3 算法設計
12.4 系統硬件設計原理
12.5 系統軟件設計原理
12.6 系統調試及結果分析
參考文獻
1.1 數字集成電路概述
1.2 Quartus Prime軟件綜述
1.3 設計輸入
1.4 約束輸入
1.5 綜合
1.6 佈局佈線
1.7 仿真
1.8 編程與配置
第2章 Altera Quartus Prime的使用
2.1 原理圖和圖表模塊編輯
2.2 文本編輯
2.3 混合編輯（自底向上）
2.4 混合編輯（自頂向下）
第3章 VHDL硬件描述語言
3.1 VHDL語言簡介和優點
3.2 VHDL語言設計實體的基本結構
3.3 VHDL語言要素
3.4 VHDL順序語句
3.5 VHDL並行語句
3.6 VHDL子程序
3.7 VHDL的描述風格
3.8 狀態機的設計
第4章 門電路設計範例
4.1 與非門電路
4.2 或非門電路
4.3 異或門電路
4.4 三態門電路
4.5 單向總線緩衝器
4.6 雙向總線緩衝器
第5章 組合邏輯電路設計範例
5.1 編碼器
5.2 譯碼器
5.3 數據選擇器
5.4 數據分配器
5.5 數值比較器
5.6 加法器
5.7 減法器
第6章 寄存器、存儲器、鎖存器和觸發器的VHDL描述
6.1 寄存器
6.2 移位寄存器
6.3 只讀存儲器（ROM）
6.4 隨機存儲器（RAM）
6.5 堆棧
6.6 FIFO
6.7 鎖存器
6.8 RS觸發器
6.9 JK觸發器
6.10 D觸發器
6.11 T觸發器
第7章 計數器、信號發生器和分頻器的VHDL描述
7.1 計數器
7.2 可變模計數器
7.3 順序脈衝發生器
7.4 序列信號發生器
7.5 分頻器
第8章 數字系統設計範例
8.1 數字系統的基本結構
8.2 數字系統的設計方法
8.3 數字系統設計的一般過程
8.4 數字系統的設計準則
8.5 數字系統設計範例
第9章 可參數化宏模塊及IP核的使用
9.1 ROM、RAM、FIFO的使用
9.2 乘法器、鎖相環的使用
9.3 正弦波信號發生器
9.4 NCO IP核的使用
第10章 Quartus Prime的深度使用
10.1 使用ModelSim波形編輯器對VHDL設計進行仿真
10.2 TimeQuest時序分析儀的用法
10.3 SignalTap II嵌入式邏輯分析儀的使用
10.4 VHDL硬件設計調試
10.5 在VHDL設計當中使用庫模塊
第11章 基於FPGA的射頻熱療系統的設計
11.1 腫瘤熱療的生物學與物理學技術概論
11.2 溫度場特性的仿真
11.3 射頻熱療系統設計
11.4 系統硬件電路設計
11.5 軟件實現
11.6 溫度場測量與控制的實驗
第12章 基於FPGA的直流電動機伺服系統的設計
12.1 電動機控制發展情況
12.2 系統控制原理
12.3 算法設計
12.4 系統硬件設計原理
12.5 系統軟件設計原理
12.6 系統調試及結果分析
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