普通高等學校電類規劃教材

本書面向集成電路設計與集成系統、微電子科學與工程高年級本科生和相關專業低年級研究生以及有一定Verilog HDL語言基礎，未來願意從事數字IC設計的科技人員，針對基於標準單元的大規模數字集成電路設計，介紹自頂向下的設計方法和設計流程，用Verilog HDL描述數字集成電路時常用的規範、設計模式與設計方法，以及數字IC設計流程中Linux/Solaris平臺上主流的EDA工具，包括：仿真工具NC-verilog/VCS、邏輯綜合工具Design Compiler、靜態時序分析工具PrimeTime、形式化驗證工具Formality、工具命令語言TCL以及ICC編譯工具等。本書內容按照基於標準單元的數字IC開發流程進行章節安排，包括EDA工具綜述、可綜合Verilog HDL子集、動態驗證、EDA工具運行環境、UVM、邏輯綜合、靜態時序分析、形式化驗證以及物理設計等，通過實際的工程例子說明設計規範和方法的使用，以及相應的EDA工具軟件的使用細節與注意事項，力求使初學者能夠熟練掌握Verilog HDL語言描述數字電路並初步掌握EDA工具的基本功能和使用。