集成電路測試技術基礎（簡體書）

本書包括數字集成電路測試技術、模擬集成電路測試技術、數模混合集成電路測試技術三大部分內容，主要介紹邏輯數字集成電路測試、時序數字電路的測試、內嵌自測試的原理和方法、模擬集成電路測試技術、混合信號測試技術。另外，本書配有一張DVD演示光盤，主要介紹的是混合信號集成電路的測試原理和方法，包括混合信號測試系統的硬件組成、硬件連接及操作、LabVIEW軟件的使用等，與圖書文字內容相輔相成，以助于深化理解測試的概念。
本書適用于集成電路測試領域的技術人員閱讀，也可作為微電子專業本科生和研究生的教材。

第1章 數字集成電路中常見的故障
1.1 基本概念
1.2 故障模型
1.2.1 固定故障模型
1.2.2 橋接故障
1.2.3 在CMOS集成電路中的中斷故障和晶體管固定關斷故障
1.2.4 延遲故障
1.3 暫態故障
第2章 組合邏輯電路的測試方法
2.1 數字電路的故障診斷
2.2 組合邏輯電路的向量生成技術
2.2.1 一維敏感路徑法
2.2.2 布爾差分法
2.2.3 D算法
2.2.4 路徑引導算法
2.2.5 扇出引導算法
2.2.6 延遲故障檢測
2.3 組合邏輯電路中多故障的檢測
第3章 可測試性邏輯電路的設計
3.1 Reed—Muller擴展法
3.2 三級或-與-或設計
3.3 可測試邏輯的自動綜合
3.4 多級組合邏輯電路的可測試性設計
3.4.1 單體提取法
3.4.2 雙體提取法
3.4.3 雙體及補體同時提取法
　3.5 可測試邏輯電路的綜合
　3.6 在組合邏輯電路中路徑延遲故障的測試
　3.7 可測試的PLA設計
第4章 時序電路的測試方法
　4.1 使用迭代法對時序電路進行測試
　4.2 狀態表驗證法
　4.3 基于電路結構的測試方法
　4.4 功能故障模型
　4.5 基于功能故障模型的測試向量生成
第5章 時序電路可測試性設計
　5.1 可控制性和可觀測性
　5.2 提高可測試性的Ad Hoc設計規則
　5.3 可診斷時序電路的設計
　5.4 可測試時序電路設計中的掃描路徑技術
　5.5 電平敏感型掃描設計（LSSD）
5.5.1 時鐘無冒險鎖存
5.5.2 LSSD設計規則
5.5.3 LSSD方法的優點
　5.6 隨機掃描技術
　5.7 局部掃描
　5.8 使用非掃描技術進行可測試性時序電路的設計
　5.9 相交檢測
　5.10 邊界掃描技術
第6章 內嵌自測試
　6.1 BIST的測試向量生成技術
6.1.1 窮舉測試法
6.1.2 偽窮舉測試向量生成技術
6.1.3 偽隨機向量生成法
6.1.4 確定性測試法
　6.2 輸出響應分析
　……
第7章　模擬電路的測試
第8章　混合信號測試
第9章　混合信號測試應用簡介
參考文獻