數字VLSI芯片設計：使用Cadence和Synopsys CAD工具（簡體書）

本書介紹如何使用Cadence和Synopsys公司的CAD工具來實際設計數字VLSl芯片。讀者通過本書可以循序漸進地學習這些CAD工具，并使用這些軟件設計出可製造的數字集成電路芯片。本書內容按集成電路的設計流程編排，包括CAD設計平臺、電路圖輸入、Vefil09仿真、版圖編輯、標準單元設計、模擬和數模混合信號仿真、單元表征和建庫、Vefilog綜合、抽象形式生成、布局布線及芯片組裝等工具；每一工具的使用都以實例說明，最后給出了一個設計簡化MIPS微處理器的完整例子。本書可與有關集成電路設計理論的教科書配套使用，可作為高等院校有關集成電路設計理論類課程的配套教材和集成電路設計實踐類課程的教科書，也可作為集成電路設計人員的培訓教材和使用手冊。

第1章 引言
1.1　CAD工具流程
1.1.1　定制VLSl及單元設計流程
1.1.2　層次化的單元／模塊ASIC流程
1.2　本書的內容
1.3　關於工具的瑕疵問題
1.4　工具設置及執行腳本
1.5　字體使用約定
第2章 Cadence設計平臺DFIl及啟動命令ICFB
2.1　Cadence設計平臺
2.2　啟動Cadence
2.3　小結
第3章 Composer原理圖輸入工具
3.1　啟動Cadence建立一個新的工作庫
3.2　建立新單元
3.2.1　建立全加器原理圖視圖
3.2.2　建立加法器符號圖
3.2.3　用一位全加器組成兩位加法器
3.3　晶體管級原理圖
3.4　打印原理圖
3.4.1　修改后腳本打印文件
3.5　變量、端口和單元的命名規則
3.6　小結
第4章　Verilog仿真
4.1　Composer原理圖的Verilog仿真
4.1.1　用Verilog.XL仿真原理圖
4.1.2　用NC_Verilog仿真原理圖
4.2　Composer工具中的行為級Verilog代碼
4.2.1　生成行為級視圖
4.2.2　仿真行為級視圖
4.3　獨立的Verilog仿真
4.3.1　Verilog—XL
4.3.2　NCVerilog
4.3.3　VCS
4.4　Verilog仿真中的時序
4.4.1　行為級與晶體管開關級仿真的比較
4.4.2　行為級邏輯門時序
4.4.3　標準延時格式時序
4.4.4　晶體管時序
4.5　小結
第5章　Virtuos0版圖編輯器
5.1　反相器原理圖
5.1.1　啟動Cadence的icfb
5.1.2　建立反相器原理圖
5.1.3　建立反相器符號圖
5.2　反相器版圖
5.2.1　建立新的版圖視圖
5.2.2　繪制nillOS晶體管
5.2.3　繪制pmos晶體管
5.2.4　用晶體管版圖組裝反相器
5.2.5　用層次化方法建立版圖
5.2.6　Virtuos0命令概要
5.3　打印版圖
5.4　設計規則檢查
5.4.1　DIVA設計規則檢查
5.5　生成提取視圖
5.6　版圖對照原理圖檢查
5.6.1　生成模擬提取視圖
5.7　單元設計全流程（到目前為止）
5.8　小結
第6章 標準單元設計模板
6.1　標準單元幾何尺寸說明
6.2　標準單元I／O端口布置
6.3　標準單元晶體管尺寸選擇
6.4　小結
第7章　Spectre模擬仿真器
7.1　原理圖仿真（瞬態仿真）
7.2　Spectre模擬環境下仿真
7.3　用配置視圖仿真
7.4　模擬，數字混合仿真
7.4.1　有關混合模式仿真的結束語
7.5　靜態仿真
7.5.1　參數化仿真
……
第8章　單元表征
第9章　Verilog綜合　
第10章　抽象生成
第11章　SOC Encounter布局布線
第12章　芯片組裝
第13章　設計舉例
附錄
參考文獻
術語表