電子設計自動化技術（簡體書）

《電子設計自動化技術》編著者結合多年的電子設計自動化（EDA）教學實踐和二十多年電子設計與芯片設計經驗編著而成。《電子設計自動化技術》具有線條清晰、深入淺出、易學易懂的特點，使讀者能夠較快地理解并掌握基於硬件描述語言VHDL的EDA設計方法。《電子設計自動化技術》的豐要內容包括：EDA設計方法與技能、VHDL程序的結構及其描述方式、VHDL程序的編譯與仿真、VHDL語言規則、VHDL的主要描述語句、VHDL的設計共享、組合邏輯電路設計、時序邏輯電路設計、邏輯系統的狀態機設計、VHDL設計錄入與仿真調試方法、VHDL的FPGA實現方法、VHDL的ASIC實現方法等。

第一章 電子設計自動化(EDA)與硬件描述語言(HDL)
1.1 TOP-DOWN設計方法
1.1.1 TOP-DOWN設計的主要階段
1.1.2 TOP-DOWN設計方法的特點
1.1.3 TOP-DOWN設計方法的優勢
1.1.4 FPGA/CPLD與ASIC兩種物理實現

1.2 硬件描述語言(HDL)
I.2.1 VHDL的特點
1.2.2 VHDL的應用及IP核
習題

第二章 VHDL程序的結構及其描述方式
2.1 VHDL程序的結構
2.1.1 實體(EMTTTY)
2.1.2 構造體(ARCHITECTURE)
2.1.3 VHDL程序的基本構成格式

2.2 VHDL描述方式
2.2.1 行為級(Behavior Level)描述
2.2.2 寄存器傳輸級(RTL)描述
2.2.3 結構級(Structural Level)描述
習題

第三章 VHDL程序的編譯與仿真
3.1 EDA仿真工具簡介
3.2 VHDL程序的編譯與仿真
習題

第四章 VHDL語言規則
4.1 標識符
4.2 數據對象
4.2.1 信號
4.2.2 變量
4.2.3 常量申明

4.3 數據類型
4.3.1 標準數據類型
4.3.2 用戶自定義數據類型
4.3.3 用戶自定義子類型
4.3.4 數據類型轉換
4.4 操作符
習題

第五章 VHDL的主要描述語句
5.1 概述
5.2 並行信號賦值語句
5.3 進程(PROCESS)
5.3.1 顯式進程
5.3.2 隱式進程
5.3.3 進程的執行

5.4 順序描述語句
5.4.1 IF語句
5.4.2 CASE語句
5.4.3 LOOP循環語句

5 5 子程序(SUBPROGRAM)
5.5.1 函數(FUNCTION)
5.5.2 過程(PROCEDURE)
5 6 塊(BLOCK)
5.7 斷言語句(ASSERT)

5.8 元件語句(COMPONENT)
5.8.1 元件申明
5.8.2 元件調用
5 8 3 元件配置

5.9 生成語句(GENERATE)
5.9.1 FOR-GENERATE語句
5.9.2 IF-GENERATE語句
習題

第六章 VHDL的設計共享
6.1 程序包(PACKAGE)
6 2 庫(LIBRARY)
6.3 配置(CONFlGURATION)
6.3.1 實體與構造體的連接配置
6.3.2層與層的連接配置
習題

第七章 組合邏輯電路設計
7.1 組合邏輯電路
7.2 基本門電路
7.3 編/譯碼器
7.4 多路選擇器
7.5 比較器
7.6 減法器
7.7 乘法器
7.8 交通信號燈監測電路
7.9 存儲器
習題

第八章 時序邏輯電路設計
8.1 時序邏輯電路
8.2 時序邏輯設計基礎
8.3 觸發器
8.4 寄存器
8.5 計數器
8.6 分頻器
習題

第九章 VHDL邏輯系統的狀態機設計
9 1 有限狀態機概述
9.2 有限狀態機的描述方式
9.3 狀態機的狀態編碼
9.4 狀態機設計實例
習題

第十章 VHDL設計錄入與仿真調試方法
10.1 設計錄入
10.2 仿真
習題

第十一 章VHDL的FPGA實現
11.1 概述
11.2 VHDL的FPGA邏輯綜合
11.3 VHDL的FPGA物理實現

第十二 章VHDL的ASIC實現
12.1 概述
12.2 VHDL的ASIC邏輯綜合
12.3 ASIC自動布局布線
習題
附錄A《電子設計自動化技術》課程測試題
附錄B 歷年試題
附錄C 全國EDA大賽試題集錦
附錄D VHDL保留字
附錄E EDA工具軟件一覽表
附錄F 部分FPGA廠家名錄
參考文獻