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商品簡介
目次
商品簡介
本書主要包括CPLD/FPGA可編程邏輯器件介紹，可編程邏輯器件EDA開發軟件使用，VHDL硬件描述語言設計方法和SOPC應用4大部分。第一部分CPLD/FPGA可編程邏輯器件主要介紹可編程器件結構原理、設計流程、常用芯片特點及選用；第二部分重點介紹目前國內外常用EDA軟件isp Design EXPERT System、QuartusⅡ、ISE開發流程；第三部分重點講述VHDL語言基礎、描述方法及設計實例；第四部分主要介紹DSP Builder、SOPC Builder、NiosⅡ應用及實例。
目次
第1章 可編程邏輯器件概述
1.1 數字邏輯電路設計與ASIC技術
1.1.1 數字邏輯電路設計方法
1.1.2 ASIC及其設計方法
1.2 PLD概述
1.2.1 PLD的發展
1.2.2 PLD的分類
1.3 PLD邏輯表示法
1.4 PLD的設計與開發
1.4.1 PLD的設計流程
1.4.2 PLD的開發環境
1.4.3 IP核復用技術
習題1
第2章 大規模可編程邏輯器件CPLD/FPGA
2.1 CPLD結構與工作原理
2.1.1 Lattice公司的CPLD器件系列
2.1.2 ispLSI 1016的結構
2.1.3 ispLSI系列器件的主要技術特性
2.1.4 ispLSI器件的設計與編程
2.2 FPGA內部結構與工作原理
2.3 CPLD/FPGA產品概述
2.3.1 Altera公司產品
2.3.2 Xilinx公司產品
2.3.3 Lattice公司產品
2.4 編程與配置
2.4.1 在系統可編程ISP
2.4.2 配置
2.5 CPLD與FPGA的比較和選用
習題2
第3章 常用EDA軟件
3.1 isp Design EXPERT System編程軟件
3.1.1 建立設計項目
3.1.2 原理圖源文件輸入
3.1.3 功能和時序仿真
3.1.4 器件適配
3.1.5 器件編程
3.1.6 VHDL源文件輸入方法
3.2 QuartusⅡ操作指南
3.2.1 建立設計工程
3.2.2 原理圖源文件輸入
3.2.3 編譯
3.2.4 仿真驗證
3.2.5 器件編程
3.2.6 VHDL設計輸入方法
3.3 ISE開發軟件
3.3.1 ISE概述
3.3.2 新建工程
3.3.3 新建VHDL源文件
3.3.4 波形仿真
3.3.5 設計實現
3.3.6 下載配置
習題3
第4章 VHDL語言基礎
4.1 VHDL語言的基本組成
4.1.1 參數部分
4.1.2 實體部分
4.1.3 結構體部分
4.2 VHDL語言要素
4.2.1 文字規則
4.2.2 數據對象
4.2.3 VHDL中的數據類型
4.2.4 VHDL語言的運算符
4.2.5 VHDL的屬性
習題4
第5章 VHDL基本描述語句
5.1 順序語句
5.1.1 順序賦值語句
5.1.2 IF語句
5.1.3 CASE語句
5.1.4 LOOP語句
5.1.5 NEXT語句
5.1.6 EXIT語句
5.1.7 WAIT語句
5.1.8 NULL語句
5.2 并行語句
5.2.1 并行信號賦值語句
5.2.2 PROCESS進程語句
5.2.3 元件例化語句
5.2.4 BLOCK塊語句
5.2.5 GENERATE生成語句
習題5
第6章 子程序與程序包
6.1 子程序
6.1.1 函數
6.1.2 過程
6.2 程序包
6.2.1 程序包定義
6.2.2 程序包引用
6.2.3 常用預定義程序包
習題6
第7章 常用電路的VHDL描述
7.1 組合邏輯電路VHDL描述
7.1.1 基本門電路
7.1.2 編碼器
7.1.3 譯碼器
7.1.4 數值比較器
7.1.5 數據選擇器
7.1.6 算術運算
7.1.7 三態門電路
7.1.8 雙向端口設計
7.2 時序邏輯電路
7.2.1 觸發器
7.2.2 計數器
7.2.3 移位寄存器
7.2.4 狀態機
7.3 存儲器設計
7.3.1 ROM存儲器設計
7.3.2 RAM存儲器設計
習題7
第8章 宏功能模塊與IP核應用
8.1 LPM_RAM
8.1.1 LPM_RAM宏模塊定制
8.1.2 工程編譯
8.1.3 仿真驗證
8.1.4 查看RTL原理圖
8.1.5 LPM_RAM應用
8.2 LPM_ROM宏模塊
8.2.1 建立初始化數據文件
8.2.2 LPM_ROM宏模塊配置
8.2.3 仿真驗證
8.2.4 LPM_ROM模塊調用
8.3 時鐘鎖相環宏模塊
8.3.1 LPM_DLL宏模塊配置
8.3.2 PLL模塊調用
8.3.3 仿真驗證
8.4 片內邏輯分析儀
8.4.1 新建邏輯分析儀設置文件
8.4.2 引腳鎖定
8.4.3 編程下載
8.4.4 信號采樣
習題8
第9章 DSP Builder應用
9.1 DSP Builder軟件安裝
9.2 DSP Builder設計實例
9.2.1 建立Simulink模型
9.2.2 模型仿真
9.2.3 模型編譯
習題9
第10章 SOPC Builder應用
10.1 SOPC Builder
10.2 Nios II 綜合設計實例
習題10
參考文獻
1.1 數字邏輯電路設計與ASIC技術
1.1.1 數字邏輯電路設計方法
1.1.2 ASIC及其設計方法
1.2 PLD概述
1.2.1 PLD的發展
1.2.2 PLD的分類
1.3 PLD邏輯表示法
1.4 PLD的設計與開發
1.4.1 PLD的設計流程
1.4.2 PLD的開發環境
1.4.3 IP核復用技術
習題1
第2章 大規模可編程邏輯器件CPLD/FPGA
2.1 CPLD結構與工作原理
2.1.1 Lattice公司的CPLD器件系列
2.1.2 ispLSI 1016的結構
2.1.3 ispLSI系列器件的主要技術特性
2.1.4 ispLSI器件的設計與編程
2.2 FPGA內部結構與工作原理
2.3 CPLD/FPGA產品概述
2.3.1 Altera公司產品
2.3.2 Xilinx公司產品
2.3.3 Lattice公司產品
2.4 編程與配置
2.4.1 在系統可編程ISP
2.4.2 配置
2.5 CPLD與FPGA的比較和選用
習題2
第3章 常用EDA軟件
3.1 isp Design EXPERT System編程軟件
3.1.1 建立設計項目
3.1.2 原理圖源文件輸入
3.1.3 功能和時序仿真
3.1.4 器件適配
3.1.5 器件編程
3.1.6 VHDL源文件輸入方法
3.2 QuartusⅡ操作指南
3.2.1 建立設計工程
3.2.2 原理圖源文件輸入
3.2.3 編譯
3.2.4 仿真驗證
3.2.5 器件編程
3.2.6 VHDL設計輸入方法
3.3 ISE開發軟件
3.3.1 ISE概述
3.3.2 新建工程
3.3.3 新建VHDL源文件
3.3.4 波形仿真
3.3.5 設計實現
3.3.6 下載配置
習題3
第4章 VHDL語言基礎
4.1 VHDL語言的基本組成
4.1.1 參數部分
4.1.2 實體部分
4.1.3 結構體部分
4.2 VHDL語言要素
4.2.1 文字規則
4.2.2 數據對象
4.2.3 VHDL中的數據類型
4.2.4 VHDL語言的運算符
4.2.5 VHDL的屬性
習題4
第5章 VHDL基本描述語句
5.1 順序語句
5.1.1 順序賦值語句
5.1.2 IF語句
5.1.3 CASE語句
5.1.4 LOOP語句
5.1.5 NEXT語句
5.1.6 EXIT語句
5.1.7 WAIT語句
5.1.8 NULL語句
5.2 并行語句
5.2.1 并行信號賦值語句
5.2.2 PROCESS進程語句
5.2.3 元件例化語句
5.2.4 BLOCK塊語句
5.2.5 GENERATE生成語句
習題5
第6章 子程序與程序包
6.1 子程序
6.1.1 函數
6.1.2 過程
6.2 程序包
6.2.1 程序包定義
6.2.2 程序包引用
6.2.3 常用預定義程序包
習題6
第7章 常用電路的VHDL描述
7.1 組合邏輯電路VHDL描述
7.1.1 基本門電路
7.1.2 編碼器
7.1.3 譯碼器
7.1.4 數值比較器
7.1.5 數據選擇器
7.1.6 算術運算
7.1.7 三態門電路
7.1.8 雙向端口設計
7.2 時序邏輯電路
7.2.1 觸發器
7.2.2 計數器
7.2.3 移位寄存器
7.2.4 狀態機
7.3 存儲器設計
7.3.1 ROM存儲器設計
7.3.2 RAM存儲器設計
習題7
第8章 宏功能模塊與IP核應用
8.1 LPM_RAM
8.1.1 LPM_RAM宏模塊定制
8.1.2 工程編譯
8.1.3 仿真驗證
8.1.4 查看RTL原理圖
8.1.5 LPM_RAM應用
8.2 LPM_ROM宏模塊
8.2.1 建立初始化數據文件
8.2.2 LPM_ROM宏模塊配置
8.2.3 仿真驗證
8.2.4 LPM_ROM模塊調用
8.3 時鐘鎖相環宏模塊
8.3.1 LPM_DLL宏模塊配置
8.3.2 PLL模塊調用
8.3.3 仿真驗證
8.4 片內邏輯分析儀
8.4.1 新建邏輯分析儀設置文件
8.4.2 引腳鎖定
8.4.3 編程下載
8.4.4 信號采樣
習題8
第9章 DSP Builder應用
9.1 DSP Builder軟件安裝
9.2 DSP Builder設計實例
9.2.1 建立Simulink模型
9.2.2 模型仿真
9.2.3 模型編譯
習題9
第10章 SOPC Builder應用
10.1 SOPC Builder
10.2 Nios II 綜合設計實例
習題10
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