Xilinx FPGA開發實用教程(第2版)(附光碟)（簡體書）

《XilinxFPGA開發實用教程（第2版）（配光盤）（EDA工程技術叢書）》系統地論述了XilinxFPGA開發方法、開發工具、實際案例及開發技巧，內容涵蓋Xilinx器件概述、VerilogHDL開發基礎與進階、XilinxFPGA電路原理與系統設計、基於ISEFoundation的邏輯設計、時序分析、邏輯開發專題、基於EDK的嵌入式系統設計、基於SystemGenerator的DSP系統設計、數字信號處理專題以及SERDES技術專題共10章。各章均以實戰開發為目的，結合最新版本的軟硬件特徵，覆蓋了FPGA的各主要應用領域。配套光盤中包含了書中所有的實例代碼，便於讀者快速動手實踐。書中融匯了作者多年的工程開發經驗，希望能夠極力幫助讀者提高工程開發能力。《XilinxFPGA開發實用教程（第2版）（配光盤）（EDA工程技術叢書）》適合作為電子信息工程、通信工程、自動化、計算機科學與技術等相關專業的高年級本科生及研究生的教學用書，也可以作為從事FPGA設計工作的工程師的參考圖書。·

《Xilinx FPGA開發實用教程(第2版)》適合作為電子信息工程、通信工程、自動化、計算機科學與技術等相關專業的高年級本科生及研究生的教學用書，也可以作為從事FPGA設計工作的工程師的參考圖書。

1.2.3軟核、硬核及固核1.2.4Xilinx主流FPGA1.3Xilinx軟件工具1.3.1ISE Foundation軟件1.3.2EDK開發工具1.3.3System Generator DSP工具1.3.4ChipScope Pro1.3.5PlanAhead1.4本書案例驗證平臺--S6 CARD開發板1.4.1S6 CARD開發板的組成與功能1.4.2S6 CARD板卡引腳約束說明本章小結第2章Verilog HDL開發基礎與進階2.1Verilog HDL語言2.1.1Verilog HDL語言的歷史2.1.2Verilog HDL的主要功能2.1.3Verilog HDL和VHDL的區別2.1.4Verilog HDL設計方法2.2Verilog HDL基本程序結構2.3Verilog HDL語言的數據類型和運算符2.3.1標誌符2.3.2數據類型2.3.3模塊端口2.3.4常量集合2.3.5運算符和表達式2.4Verilog HDL語言的描述語句2.4.1結構描述形式2.4.2數據流描述形式2.4.3行為描述形式2.4.4混合設計模式2.5Verilog HDL建模與調試技巧2.5.1雙向端口的使用和仿真2.5.2阻塞賦值與非阻塞賦值2.5.3輸入值不確定的組合邏輯電路2.5.4數學運算中的擴位與截位操作2.5.5利用塊RAM來實現數據延遲2.5.6測試向量的生成2.6Verilog HDL常用程序示例2.6.1數字電路中基本單元的FPGA實現2.6.2基本時序處理模塊2.7Xilinx器件原語的使用本章小結第3章Xilinx FPGA電路原理與系統設計3.1FPGA配置電路3.1.1Xilinx FPGA配置電路3.1.2Xilinx FPGA常用的配置引腳3.1.3Xilinx FPGA配置電路分類3.2JTAG電路的原理與設計3.2.1JTAG電路的工作原理3.2.2Xilinx JTAG下載線3.3FPGA的常用配置電路3.3.1主串模式--最常用的FPGA配置模式3.3.2SPI串行Flash配置模式3.3.3從串配置模式3.3.4主字節寬度並行配置模式3.3.5JTAG配置模式3.3.6System ACE配置方案3.4iMPACT軟件使用3.4.1iMPACT軟件3.4.2iMPACT中的JTAG配置操作3.4.3iMPACT中的Xilinx PROM配置操作3.4.4iMPACT中的SPI Flash配置操作3.4.5FPGA配置失敗的常見問題3.5從配置PROM中讀取用戶數據3.5.1從PROM中引導數據3.5.2硬件電路設計方法3.5.3軟件操作流程本章小結第4章基於ISE Foundation的邏輯設計4.1ISE套件4.1.1ISE的特點4.1.2ISE的功能4.1.3ISE的安裝4.1.4ISE的用戶界面4.2基於ISE的設計輸入4.2.1新建工程4.2.2代碼輸入4.2.3代碼模板的使用4.2.4Xilinx IP Core的原理與應用4.3ISE基本操作4.3.1基於Xilinx XST的綜合4.3.2基於ISim的仿真4.3.3基於ISE的實現4.3.4基於目標和策略的設計方法4.3.5基於SmartGuide的設計方法4.3.6比特文件的生成4.3.7基於IMPACT的芯片配置4.3.8功耗分析以及XPower的使用4.4約束4.4.1約束文件4.4.2UCF文件的語法說明4.4.3引腳和區域約束語法4.4.4時序約束語法4.5調試利器--ChipScope Pro4.5.1ChipScope Pro工作原理4.5.2ChipScope Pro操作流程4.5.3ChipScope Pro開發實例4.6ISE與第三方EDA軟件4.6.1ModelSim軟件的使用4.6.2ModelSim和ISE的聯合開發流程4.6.3MATLAB軟件的使用4.6.4ISE與MATLAB的聯合使用4.6.5MATLAB、ModelSim和ISE聯合開發實例本章小結第5章時序分析5.1時序分析的作用和原理5.1.1時序分析的作用5.1.2靜態時序分析原理5.1.3時序分析的基礎知識5.2Xilinx FPGA中的時鐘資源5.2.1全域時鐘資源5.2.2第二全域時鐘資源5.3ISE時序分析器5.3.1時序分析器的特點5.3.2時序分析器的文件類型5.3.3時序分析器的調用與用戶界面5.3.4提高時序性能的手段本章小結第6章邏輯開發專題6.1Verilog HDL設計進階6.1.1面向硬件的程序設計思維6.1.2“面積”和“速度”的轉換原則6.1.3同步電路的設計原則6.2Xilinx FPGA芯片底層單元的使用6.2.1Xilinx全域時鐘網絡的使用6.2.2CMT時鐘管理模塊的使用6.2.3Xilinx內嵌塊存儲器的使用6.2.4硬核乘加器的使用6.3代碼風格6.3.1代碼風格的含義6.3.2代碼書寫風格6.3.3通用設計代碼風格6.3.4Xilinx專用設計代碼風格6.4UART接口開發實例6.4.1串口接口與RS232協議6.4.2串口通信控制器的Verilog HDL實現6.4.3RS232設計板級調試本章小結第7章基於EDK的嵌入式系統設計7.1可配置嵌入式系統（EDK）7.1.1基於FPGA的可編程嵌入式開發系統7.1.2Xilinx公司的解決方案7.2Xilinx嵌入式開發系統組成7.2.1片內微處理器軟核MicroBlaze7.2.2PLB總線系統結構7.2.3IP核以及設備驅動7.3EDK軟件7.3.1EDK設計的實現流程7.3.2EDK的文件管理架構7.4XPS軟件典型操作7.4.1XPS的啟動7.4.2利用BSB創建新工程7.4.3XPS的用戶界面7.4.4XPS的結構與硬件平臺7.4.5在XPS加入IP Core7.4.6XPS工程的綜合與實現7.5SDK軟件典型操作7.5.1SDK的用戶界面7.5.2SDK的典型操作7.5.3IP外設的API函數查閱和使用方法7.5.4GPIO外設開發實例7.5.5其他外設開發實例本章小結第8章基於System Generator的DSP系統設計8.1System Generator的特點與安裝8.1.1System Generator的主要特點8.1.2System Generator的安裝和配置8.2System Generator的使用基礎8.2.1System Generator開發流程8.2.2Simulink的應用8.3基於System Generator的DSP系統設計8.3.1System Generator的應用8.3.2System Generator中的信號類型8.3.3自動代碼生成8.3.4編譯MATLAB設計生成FPGA代碼8.3.5子系統的建立與ISE調用8.4基於System Generator的硬件協仿真8.4.1硬件協仿真平臺的特點與平臺安裝8.4.2硬件協仿真的基本操作8.4.3共享存儲器的操作8.5System Generator的高級應用8.5.1導入外部的HDL程序模塊8.5.2設計在線調試8.5.3系統中的多時鐘設計8.5.4FPGA設計的高級技巧本章小結第9章數字信號處理專題9.1數字信號9.1.1數字信號的產生9.1.2採樣定理9.1.3數字系統的主要性能指標9.1.4A/D轉換的字長效應9.2常用DSP IP Core及其應用9.2.1DDS模塊IP Core的應用9.2.2FFT算法IP Core的應用9.2.3Cordic算法IP Core的應用9.2.4FIR濾波器IP Core的應用9.3多速率濾波器的FPGA實現9.3.1多速率信號處理的意義9.3.2多速率信號濾波器的基本操作9.3.3CIC濾波器的FPGA實現9.3.4HB濾波器的FPGA實現本章小結第10章SERDES技術專題10.1高速數據連接功能10.1.1高速數據傳輸10.1.2Xilinx公司高速連接功能的解決方案10.2實現吉比特高速串行I/O的相關技術10.2.1吉比特高速串行I/O的特點和應用10.2.2吉比特串行I/O系統的組成10.2.3吉比特串行I/O的設計要點10.3Rocket I/O收發器原理與開發10.3.1Rocket I/O硬核組成與工作原理10.3.2GTP硬核組成與工作原理10.3.3GTP Wizard開發實例10.4PCIExpress G1端點接口設計10.4.1PCI Express G1技術10.4.2Xilinx PCI Express G1端點模塊10.4.3PCI Express G1端點接口實例解讀本章小結參考文獻·

7.內嵌專用硬核
內嵌專用硬核是相對底層嵌入的軟核而言的，指FPGA處理能力強大的硬核（Hard Core），等效于ASIC電路。為了提高FPGA性能，芯片生產商在芯片內部集成了一些專用的硬核。例如，為了提高FPGA的乘法速度，主流的FPGA中都集成了專用乘法器；為了適用通信總線與接口標準，很多高端的FPGA內部都集成了串并收發器（SERDES），可以達到數十吉比特／秒的收發速度。
例如，Xilinx公司的高端產品不僅集成了Power PC或者ARM A9系列高性能CPU，還內嵌了DSP Core模塊，其相應的系統級設計工具是EDK和Platform Studio，并以此提出了片上系統SoC的概念。通過Power PC、Miroblaze、Pieoblaze等處理器平臺，能夠開發標準的DSP處理器及其相關應用，達到SoC的開發目的。
1.2.3軟核、硬核及固核
IP（Intelligent Property）核是具有知識產權核的集成電路芯核總稱，是經過反復驗證過的、具有特定功能的宏模塊，與芯片制造工藝無關，可以移植到不同的半導體工藝中。到了SoC階段，IP核設計已成為ASIC電路設計公司和FPGA提供商的重要任務，也是其實力體現。對于FPGA開發軟件，其提供的IP核越豐富，用戶的設計就越方便，其市場占有率就越高。目前，IP核已經變成系統設計的基本單元，并作為獨立設計成果被交換、轉讓和銷售。
從IP核的提供方式上，通常將其分為軟核、硬核和固核三類。從完成IP核所花費的成本來講，硬核代價最大；從使用靈活性來講，軟核的可復用性最高。在FPGA領域中，最常用的是軟核和硬核這兩類IP。
1.軟核
軟核在EDA設計領域指的是綜合之前的寄存器傳輸級（RTL）模型；具體在FPGA設計中指的是對電路的硬件語言描述，包括邏輯描述、網表和幫助文檔等。軟核只經過功能仿真，需要經過綜合以及布局布線才能使用。其優點是靈活性高、可移植性強，允許用戶自配置；缺點是對模塊的預測性較低，在后續設計中存在發生錯誤的可能性，有一定的設計風險。軟核是IP核應用最廣泛的形式。
Xilinx公司一直以來提供的軟核IP資源比其他廠家都更為豐富，全部集成在開發組件Core Generator中，本書將在4.2.4節對其進行詳細說明。
2.固核
固核在EDA設計領域指的是帶有平面規劃信息的網表；具體在FPGA設計中可以看做帶有布局規劃的軟核，通常以RTL代碼和對應具體工藝網表的混合形式提供。將RTL描述結合具體標準單元庫進行綜合優化設計，形成門級網表，再通過布局布線工具即可使用。和軟核相比，固核的設計靈活性稍差，但在可靠性上有較大提高。目前，固核也是IP核的主流形式之一。