商品簡介
硬體架構的藝術：數位電路的設計方法與技術
The Art of Hardware Architecture: Design Methods
and Techniques for Digital Circuits
（印度） Mohit Arora 著
李海東 來 萍 師 謙 等譯
機械工業出版社
China Machine Press
圖書在版編目（CIP）數據
硬體架構的藝術：數位電路的設計方法與技術 /（印）阿羅拉（Arora,M.）著；李海東等譯.—北京：機械工業出版社，2014.2
（國外電子與嵌入式系統設計譯叢）
書名原文：The Art of Hardware Architecture: Design Methods and Techniques for Digital Circuits
ISBN 978-7-111-44939-3
Ⅰ.硬… Ⅱ.①阿… ②李… Ⅲ.數位電路電路設計 Ⅳ.TN79
中國版本圖書館CIP資料核字（2013）第284096號
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本書法律顧問 北京市展達律師事務所本書版權登記號：圖字：01-2013-1816Translation from the English language edition:
The Art of Hardware Architecture: Design Methods and Techniques for Digital Circuits by Mohit Arora, Copyright 2012 Springer-Verlag New York, Inc.
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本書中文簡體字版由Springer Science+Business Media授權機械工業出版社獨家出版。未經出版者書面許可，不得以任何方式複製或抄襲本書內容。
本書揭示硬體架構的設計藝術，涵蓋作者從事晶片設計行業十多年的經驗和研究成果。本書共分9章，第1章介紹亞穩態的概念、量化方法和減少其影響的技術；第2章介紹同步設計的時鐘技術，並提出可行的時鐘方案以及系統重定策略。第3章介紹在設計中使用非同步時鐘或“處理多個時鐘”時會出現的問題及解決方法。第4章介紹時鐘分頻器的各個方面和實現方法。第5章講述低功耗設計技術，以減少動態和靜態功耗。第6章介紹如何把流水線技術應用在處理器的設計中，從而提高性能；第7章討論使用最佳位元組順序的方法；第8章闡述去抖動技術，以消除毛刺和雜訊。第9章介紹電磁干擾的原理、規程、標準和認證，以及電磁干擾的影響因素和減少電磁干擾的方法。
目次
前 言
第1章 亞穩態的世界1
1.1 簡介
1.2 亞穩態理論
1.3 亞穩態窗口
1.4 計算MTBF
1.5 避免亞穩態
1.5.1 使用多級同步器
1.5.2 使用時鐘倍頻電路的多級同步器
1.6 亞穩態測試電路
1.7 同步器的類型
1.8 亞穩態/綜合性建議
第2章 時鐘和復位11
2.1 概述
譯者序 前 言 第1章 亞穩態的世界1 1.1 簡介 1.2 亞穩態理論 1.3 亞穩態窗口 1.4 計算MTBF 1.5 避免亞穩態 1.5.1 使用多級同步器 1.5.2 使用時鐘倍頻電路的多級同步器 1.6 亞穩態測試電路 1.7 同步器的類型 1.8 亞穩態/綜合性建議 第2章 時鐘和復位11 2.1 概述 2.2 同步設計 2.2.1 避免使用行波計數器 2.2.2 門控時鐘 2.2.3 雙邊沿或混合邊沿時鐘 2.2.4 用觸發器驅動另一個觸發器的異步復位端 2.3 推薦的設計技術 2.3.1 避免在設計中出現組合環路 2.3.2 避免數字設計中的延遲鏈 2.3.3 避免使用異步脈沖產生器 2.3.4 避免使用鎖存器 2.3.5 避免使用雙沿時鐘 2.4 時鐘方案 2.4.1 內部產生的時鐘 2.4.2 分頻時鐘 2.4.3 行波計數器 2.4.4 多路時鐘 2.4.5 同步時鐘使能和門控時鐘 2.5 門控時鐘方法學 2.5.1 不含鎖存器的門控時鐘電路 2.5.2 基于鎖存器的門控時鐘電路 2.5.3 門控信號 2.5.4 重組數據路徑以減少轉換傳播 2.6 復位信號的設計策略 2.6.1 用同步復位進行設計 2.6.2 使用異步復位進行設計 2.6.3 帶異步復位和異步置位的觸發器 2.6.4 移除異步復位的問題 2.6.5 復位同步器 2.6.6 過濾復位毛刺 2.7 控制時鐘偏移 2.7.1 短路徑問題 2.7.2 時鐘偏移和短路徑分析 2.7.3 使時鐘偏移最小化 參考文獻 第3章 處理多個時鐘50 3.1 介紹 3.2 多時鐘域 3.3 多時鐘域設計的難題 3.3.1 違背建立時間和保持時間 3.3.2 亞穩態 3.4 多時鐘設計的處理技術 3.4.1 時鐘命名法 3.4.2 分塊化設計 3.4.3 跨時鐘域 3.5 跨時鐘域 3.5.1 同頻零相位差時鐘 3.5.2 同頻恒定相位差時鐘 3.5.3 非同頻、可變相位差時鐘 3.6 握手信號方法 3.6.1 握手信號的要求 3.6.2 握手信號的缺點 3.7 使用同步FIFO傳輸數據 3.7.1 同步FIFO架構 3.7.2 同步FIFO的工作方式 3.8 異步FIFO（或雙時鐘FIFO） 3.8.1 避免用二進制計數器實現指針 3.8.2 使用格雷碼取代二進制計數 3.8.3 用格雷碼實現FIFO指針 3.8.4 FIFO滿和FIFO空的產生 3.8.5 雙時鐘FIFO設計 參考文獻 第4章 時鐘分頻器83 4.1 介紹 4.2 同步整數分頻器 4.3 具有50%占空比的奇數整數分頻 4.4 非整數分頻（非50%占分比） 4.4.1 具有非50%占空比的1.5倍分頻 4.4.2 4.5倍分頻計數器的實現（非50%占空比） 4.5 N分頻的替換方法 參考文獻 第5章 低功耗設計90 5.1 介紹 5.2 功耗源 5.3 在各設計抽象層次降低功耗 5.4 系統級低功耗技術 5.4.1 片上系統方法 5.4.2 硬件/軟件劃分 5.4.3 低功耗軟件 5.4.4 選擇處理器 5.5 體系結構級降低功耗技術 5.5.1 高級門控時鐘 5.5.2 動態電壓頻率調節 5.5.3 基于緩存的系統體系結構 5.5.4 對數FFT體系結構 5.5.5 異步(無時鐘)設計 5.5.6 電源門控 5.5.7 多閾值電壓 5.5.8 多電壓供電 5.5.9 存儲器電源門控 5.6 在寄存器傳輸級降低功耗 5.6.1 狀態機編碼和解碼 5.6.2 二進制數表示法 5.6.3 門控時鐘基礎 5.6.4 獨熱碼多路器 5.6.5 除掉多余的轉換 5.6.6 資源共享 5.6.7 使用行波計數器來降低功耗 5.6.8 總線反轉 5.6.9 高活躍度網絡 5.6.10 啟用和禁用邏輯云 5.7 寄存器級低功耗技術 5.7.1 技術水平 5.7.2 版圖優化 5.7.3 襯底偏壓 5.7.4 減少氧化層厚度 5.7.5 多氧化層器件 5.7.6 利用定制設計減小電容 參考文獻 第6章 流水線的藝術123 6.1 介紹 6.2 影響最大時鐘頻率的因素 6.2.1 時鐘偏移 6.2.2 時鐘抖動 6.3 流水線 6.4 解釋流水線——一個真實的例子 6.5 來自于流水線的性能提高 6.6 DLX指令集的實現 6.7 流水線對吞吐率的影響 6.8 流水線原理 6.9 流水線冒險 6.9.1 結構冒險 6.9.2 數據冒險 6.9.3 控制冒險 6.9.4 其他風險 6.10 ADC中的流水線——一個例子 參考文獻 第7章 處理字節順序147 7.1 介紹 7.2 定義 7.3 小端模式或大端模式：哪個更好 7.4 處理字節順序不匹配的問題 7.5 訪問32位存儲器 7.6 處理字節順序不匹配 7.6.1 保持數據完整性（數據不變） 7.6.2 地址不變 7.6.3 軟件字節交換 7.7 字節順序中性代碼 7.8 字節順序中性編碼指南 參考文獻 第8章 消抖技術161 8.1 簡介 8.2 開關行為 8.3 開關種類 8.4 消抖 8.4.1 RC消抖 8.4.2 硬件消抖電路 8.4.3 軟件消抖電路 8.4.4 消抖指南 8.4.5 在多重輸入下消抖 8.5 現有的解決方案 第9章 電磁兼容性能設計指南175 9.1 簡介 9.2 定義 9.3 電磁干擾理論及與電流和頻率之關系 9.4 電磁干擾的規程、標準和認證 9.5 影響集成電路抗干擾性能的幾個因素 9.5.1 作為噪聲源的微控制器 9.5.2 影響電磁兼容性的其他因素 9.5.3 噪聲載體 9.6 減少EMC/EMI的技術 9.6.1 系統級技術 9.6.2 板級技術 9.6.3 微控制器級技術 9.6.4 軟件層級技術 9.6.5 其他技術 9.7 總結
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