第1章 EDA開發技術基礎
1.1 EDA技術基礎
1.1.1 EDA技術簡介
1.1.2 EDA技術的發展
1.2 EDA技術涉及的內容
1.2.1 可編程邏輯器件
1.2.2 硬件描述語言
1.2.3 集成開發環境
1.2.4 實驗開發系統
1.3 常用的硬件描述語言
1.3.1 AHDL語言
1.3.2 VerilogHDL語言
1.3.3 VHDL語言
1.4 EDA的集成開發環境
1.4.1 Quartus II集成開發環境 第1章 EDA開發技術基礎
1.1 EDA技術基礎
1.1.1 EDA技術簡介
1.1.2 EDA技術的發展
1.2 EDA技術涉及的內容
1.2.1 可編程邏輯器件
1.2.2 硬件描述語言
1.2.3 集成開發環境
1.2.4 實驗開發系統
1.3 常用的硬件描述語言
1.3.1 AHDL語言
1.3.2 VerilogHDL語言
1.3.3 VHDL語言
1.4 EDA的集成開發環境
1.4.1 Quartus II集成開發環境
1.4.2 ISE和ModelSim集成開發環境
1.4.3 ispLEVER集成開發環境
1.5 使用EDA技術進行數字系統開發
1.5.1 數字系統的設計模型
1.5.2 數字系統的設計方法
1.5.3 使用VHDL語言進行數字系統的開發流程
1.6 課后習題
1.6.1 填空題
1.6.2 簡答題
第2章 Quartus II集成開發環境
2.1 Quartus II應用基礎
2.1.1 使用圖形用戶界面
2.1.2 使用EDA工具設計界面
2.1.3 使用命令行可執行界面
2.1.4 Quartus II集成開發環境的應用流程
2.1.5 Quartus II的常用窗口
2.2 在Quartus Ⅱ集成開發環境中進行VHDL語言開發
2.2.1 編輯設計文件
2.2.2 創建工程
2.2.3 設置工程屬性
2.2.4 編譯項目
2.2.5 仿真
2.2.6 觀察RTL電路
2.2.7 其他
2.3 課后習題
2.3.1 填空題
2.3.2 簡答題
2.3.3 實驗題
第3章 VHDL語言基礎
3.1 VHDL語言程序的結構
3.2 VHDL語言的實體
3.2.1 實體說明
3.2.2 實體的類屬說明
3.2.3 實體的端口說明
3.3 VHDL語言的結構體
3.3.1 結構體的說明語句
3.3.2 結構體的信號定義
3.3.3 結構體的功能描述語句
3.4 VHDL語言的描述風格
3.4.1 行為描述
3.4.2 數據流描述
3.4.3 結構描述
3.4.4 混合描述
3.5 課后習題
3.5.1 填空題
3.5.2 簡答題
3.5.3 實驗題
第4章 VHDL語言的基本要素
4.1 VHDL語言文字的命名規范
4.1.1 數值型文字
4.1.2 字符串型文字
4.2 VHDL語言的標識符
4.2.1 短標識符
4.2.2 擴展標識符
4.3 VHDL語言的下標和下標段名
4.3.1 下標
4.3.2 下標段名
4.4 VHDL語言的注釋
4.5 VHDL語言的數據對象
4.5.1 常量
4.5.2 變量
4.5.3 信號
4.5.4 文件
4.6 VHDL語言的數據類型
4.6.1 VHDL語言的數據類型按性質分類
4.6.2 VHDL語言的數據類型按數據來源分類
4.6.3 VHDL語言的數據類型簡介
4.6.4 VHDL語言的數據類型轉換
4.7 VHDL語言的操作符
4.7.1 VHDL語言的操作符種類和優先級
4.7.2 VHDL語言的算術操作符
4.7.3 VHDL語言的關系操作符
4.7.4 VHDL語言的邏輯操作符
4.7.5 VHDL語言的重載操作符
4.8 課后習題
4.8.1 填空題
4.8.2 簡答題
4.8.3 實驗題
第5章 VHDL語言的順序描述語句
5.1 賦值語句
5.2 代入語句
5.3 賦值語句和代入語句進階
5.3.1 賦值語句和代入語句的區別
5.3.2 賦值語句和代入語句的賦值對象
5.4 流程控制語句
5.4.1 IF語句
5.4.2 CASE語句
5.4.3 LOOP語句
5.4.4 NEXT語句
5.4.5 EXIT語句
5.5 WAIT語句
5.5.1 WAIT語句的無限等待
5.5.2 WAIT ON語句
5.5.3 WAIT UNTIL語句
5.5.4 WAIT FOR語句
5.5.5 多條件WAIT語句
5.6 空操作語句
5.7 報告語句
5.8 斷言語句
5.9 課后習題
5.9.1 填空題
5.9.2 簡答題
5.9.3 實驗題
第6章 VHDL語言的并行描述語句
6.1 并發信號代入語句
6.1.1 并發信號代入語句基礎
6.1.2 條件信號代入語句
6.1.3 選擇信號代入語句
6.2 進程語句
6.3 元件調用語句
6.4 端口映射語句
6.4.1 端口位置映射
6.4.2 端口名稱映射
6.5 類屬參數傳遞語句
6.6 塊語句
6.6.1 普通塊語句
6.6.2 衛式塊語句
6.7 過程語句
6.7.1 子程序和包集合
6.7.2 過程語句的定義與使用
6.7.3 并發過程調用語句
6.8 函數語句
6.9 返回語句
6.10 生成語句
6.10.1 FOR－GENERATE結構的生成語句
6.10.2 IF－GENERATE結構的生成語句
6.11 延時語句
6.11.1 慣性延時語句
6.11.2 傳輸延時語句
6.12 課后習題
6.12.1 填空題
6.12.2 簡答題
6.12.3 實驗題
第7章 使用VHDL語言設計組合邏輯電路
7.1 組合邏輯電路設計基礎
7.1.1 邏輯代數基礎
7.1.2 邏輯函數的表示方法
7.1.3 邏輯代數的定理和規則
7.1.4 組合邏輯電路設計過程
7.1.5 組合邏輯電路中的競爭與冒險
7.1.6 組合邏輯電路的設計模式和方法
7.2 組合邏輯的基本電路設計
7.2.1 與門設計
7.2.2 非門設計
7.2.3 或門設計
7.2.4 與非門設計
7.2.5 異或門設計
7.2.6 三態門設計
7.3 譯碼器設計
7.3.1 變量譯碼器設計
7.3.2 碼制變化譯碼器設計
7.3.3 顯示譯碼器設計
7.4 編碼器設計
7.4.1 編碼器基礎
7.4.2 74系列優先編碼器
7.4.3 VHDL描述的優先編碼器
7.5 數據選擇器設計
7.5.1 數據選擇器基礎
7.5.2 74系列數據選擇器
7.5.3 數據選擇器的VHDL語言實現
7.6 比較器設計
7.6.1 比較器基礎
7.6.2 74系列比較器
7.6.3 VHDL描述的比較器
7.7 加法器設計
7.7.1 加法器基礎
7.7.2 74系列加法器
7.7.3 加法器的VHDL語言實現
7.8 減法器設計
7.8.1 減法器基礎
7.8.2 減法器的VHDL語言實現
7.9 乘法器設計
7.9.1 乘法器的工作原理
7.9.2 乘法器的VHDL語言實現
7.10 奇偶檢測電路設計
7.10.1 奇偶檢測電路基礎
7.10.2 74系列奇偶檢測電路
7.10.3 VHDL描述的奇偶檢測電路
7.11 其他邏輯電路設計
7.11.1 雙向總線設計
7.11.2 補碼器
7.12 課后習題
7.12.1 填空題
7.12.2 簡答題
7.12.3 實驗題
第8章 使用VHDL語言設計時序電路
8.1 時序電路基礎
8.2 時序電路的時鐘信號
8.2.1 VHDL語言的時鐘邊沿描述
8.2.2 使用時鐘作為敏感信號
8.3 時序電路的復位信號
8.3.1 時序電路的同步復位方法
8.3.2 時序電路的異步復位方法
8.4 基礎時序電路(觸發器)設計
8.4.1 RS觸發器設計
8.4.2 JK觸發器設計
8.4.3 D觸發器設計
8.4.4 T觸發器設計
8.5 寄存器設計
8.5.1 寄存器基礎
8.5.2 74系列寄存器
8.5.3 VHDL語言描述的寄存器
8.6 移位寄存器設計
8.6.1 移位寄存器基礎
8.6.2 74系列移位寄存器
8.6.3 VHDL語言描述的移位寄存器
8.7 計數器設計
8.7.1 計數器基礎
8.7.2 74系列計數器
8.7.3 VHDL語言描述的計數器
8.8 課后習題
8.8.1 填空題
8.8.2 簡答題
8.8.3 實驗題
第9章 使用VHDL語言設計存儲器
9.1 只讀存儲器設計
9.1.1 只讀存儲器基礎
9.1.2 只讀存儲器的VHDL語言實現
9.2 隨機存儲器設計
9.2.1 隨機存儲器基礎
9.2.2 隨機存儲器的VHDL語言實現
9.3 先進先出存儲器設計
9.3.1 先進先出存儲器基礎
9.3.2 先進先出存儲器的VHDL語言實現
9.4 課后習題
9.4.1 填空題
9.4.2 簡答題
9.4.3 實驗題
第10章 使用VHDL語言設計狀態機
10.1 狀態機基礎
10.1.1 狀態機的分類
10.1.2 狀態機的VHDL語言描述方法
10.1.3 狀態機的狀態編碼
10.1.4 狀態機的非法狀態
10.2 狀態機的VHDL語言實現
10.2.1 帶變量輸出的狀態機
10.2.2 帶同步復位的狀態機
10.2.3 米勒型狀態機
10.2.4 莫爾型狀態機
10.2.5 帶莫爾/米勒型輸出的狀態機
10.3 狀態機的實際應用
10.3.1 狀態機應用實例——序列信號發生器
10.3.2 狀態機應用實例——循環彩燈控制器
10.4 課后習題
10.4.1 填空題
10.4.2 簡答題
10.4.3 實驗題
第11章 VHDL語言的層次化設計
11.1 層次化結構設計基礎
11.2 自頂向下的設計方法
11.3 VHDL語言的庫
11.3.1 庫的聲明
11.3.2 VHDL語言的常用庫
11.4 VHDL語言的程序包
11.4.1 程序包的定義和使用
11.4.2 VHDL語言的常用程序包
11.5 VHDL語言的配置
11.5.1 配置的標準調用格式和結構
11.5.2 結構體中的元件配置
11.5.3 端口映射和實體映射的配置
11.5.4 塊的配置
11.5.5 使用配置來傳遞類屬性
11.6 課后習題
11.6.1 填空題
11.6.2 簡答題
11.6.3 實驗題
第12章 VHDL語言的仿真、綜合和優化
12.1 VHDL語言的仿真
12.1.1 使用VHDL語言生成仿真輸入信號
12.1.2 VHDL語言仿真程序的規范
12.1.3 VHDL語言仿真的δ延時
12.2 VHDL語言的綜合
12.2.1 VHDL語言綜合的分類
12.2.2 VHDL語言的綜合約束條件
12.2.3 VHDL語言的綜合工藝庫
12.2.4 門級映射
12.3 VHDL語言的設計優化
12.3.1 VHDL語言的設計優化基礎
12.3.2 VHDL語言的模塊復用
12.3.3 VHDL語言的流水線設計
12.4 課后習題
12.4.1 填空題
12.4.2 簡答題
12.4.3 實驗題
第13章 VHDL語言的屬性描述語句
13.1 屬性預定義
13.2 數值類屬性描述語句
13.2.1 一般數據的數值屬性描述語句
13.2.2 數組的數值屬性描述語句
13.2.3 塊的數值屬性描述語句
13.3 函數類屬性描述語句
13.3.1 數據類型的屬性函數
13.3.2 數組的屬性函數
13.3.3 信號的屬性函數
13.4 信號類屬性描述語句
13.4.1 屬性DELAYED語句
13.4.2 屬性STABLE語句
13.4.3 屬性QUIET語句
13.4.4 屬性TRANSACTION語句
13.5 數據類型類屬性描述語句
13.6 數據區間類屬性描述語句
13.7 用戶自定義屬性語句
13.8 課后習題
13.8.1 填空題
13.8.2 簡答題
13.8.3 實驗題
第14章 VHDL語言的數字系統設計應用實例
14.1 交通燈控制器
14.1.1 交通燈控制器的需求分析
14.1.2 交通燈控制器的系統設計
14.1.3 交通燈控制器的VHDL語言實現
14.1.4 交通燈控制器的仿真
14.2 出租車計費器
14.2.1 出租車計費器的需求分析
14.2.2 出租車計費器的系統設計
14.2.3 出租車計費器的VHDL語言實現
14.2.4 出租車計費器的仿真
14.3 自動售貨機
14.3.1 自動售貨機的需求分析
14.3.2 自動售貨機的系統設計
14.3.3 自動售貨機的VHDL語言實現
14.3.4 自動售貨機的仿真
14.4 通用異步發送器
14.4.1 通用異步發送器的需求分析
14.4.2 通用異步發送器的系統設計
14.4.3 通用異步發送器的VHDL語言實現
14.4.4 通用異步發送器的仿真
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