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商品簡介
目次
商品簡介
本書從工程應用的角度詳細闡述鎖相環技術的工作原理，利用MATLAB及System View模擬工具軟體討論典型電路的工作過程。以Altera公司的FPGA為開發平臺，以Verilog HDL語言為開發工具，詳細闡述鎖相環技術的FPGA實現原理、結構、方法，以及模擬測試過程和具體技術細節，主要包括設計平臺及開發環境介紹、鎖相環跟蹤相位的原理、FPGA實現數位信號處理基礎、鎖相環路模型、一階環路的FPGA實現、環路濾波器與鎖相環特性、二階環路的FPGA實現、鎖相環路性能分析、鎖相測速測距的FPGA實現。
目次
第1章 設計環境及開發平臺介紹 1
1.1 FPGA基礎知識 2
1.1.1 基本概念及發展歷程 2
1.1.2 FPGA的結構和工作原理 4
1.1.3 FPGA在數位信號處理中的應用 12
1.2 Altera器件簡介 12
1.3 Verilog HDL語言簡介 15
1.3.1 HDL語言簡介 15
1.3.2 Verilog HDL語言特點 16
1.3.3 Verilog HDL程式結構 17
1.4 Quartus II開發套件 18
1.4.1 Quartus II開發套件簡介 18
1.4.2 Quartus II軟體的使用者介面 19
1.5 ModelSim模擬軟體 22
1.6 MATLAB軟體 24
1.6.1 MATLAB軟體介紹 24
1.6.2 MATLAB工作介面 24
1.6.3 MATLAB的特點及優勢 25
1.6.4 MATLAB與Quartus的資料交互 27
1.7 SystemView軟體 28
1.7.1 SystemView簡介 28
1.7.2 SystemView工作介面 29
1.8 小結—欲善其事先利其器 32
第2章 FPGA數位信號處理基礎 33
2.1 FPGA中數的表示 34
2.1.1 萊布尼茲與二進位 34
2.1.2 定點數表示 35
2.1.3 浮點數表示 36
2.2 FPGA中數的運算 40
2.2.1 加/減法運算 40
2.2.2 乘法運算 43
2.2.3 除法運算 44
2.2.4 有效資料位元的計算 44
2.3 有限字長效應 47
2.3.1 字長效應的產生因素 47
2.3.2 A/D轉換的字長效應 48
2.3.3 系統運算中的字長效應 49
2.4 FPGA中的常用處理模組 51
2.4.1 加法器模組 51
2.4.2 乘法器模組 53
2.4.3 除法器模組 56
2.4.4 浮點運算模組 57
2.5 小結—四個過橋人 59
第3章 鎖相環為什麼能夠跟蹤相位 61
3.1 鎖相環的組成 62
3.1.1 關注信號的相位分量 62
3.1.2 VCO是一個積分器件 63
3.1.3 正弦鑒相器還是余弦鑒相器 65
3.1.4 環路濾波器的作用 68
3.2 從負反饋電路理解鎖相環 69
3.2.1 回饋電路的概念 69
3.2.2 負反饋電路的控制作用 70
3.2.3 鎖相環與基本負反饋電路的區別 71
3.2.4 分析鎖相環的工作狀態 72
3.3 最簡單的鎖相環 73
3.3.1 一階鎖相環的SystemView模型 73
3.3.2 確定VCO輸出的同相支路 74
3.4 鎖相環的基本性能參數 77
3.4.1 捕獲及跟蹤過程 77
3.4.2 環路的基本性能要求 78
3.5 分析一階環的基本參數 79
3.5.1 數學方法求解一階環 79
3.5.2 圖解法分析一階環工作過程 81
3.5.3 工程設計與理論分析的差異 82
3.5.4 遺忘的參數——鑒相濾波器截止頻率 85
3.6 小結——千條路與磨豆腐 87
第4章 一階鎖相環的FPGA實現 89
4.1 一階環的數位化模型 90
4.1.1 工程實例需求 90
4.1.2 數字鑒相器 91
4.1.3 數控振盪器 92
4.1.4 計算環路增益 94
4.2 數位鑒相濾波器設計 95
4.2.1 FIR與IIR濾波器 95
4.2.2 MATLAB濾波器函數 97
4.2.3 FIR濾波器的MATLAB設計 100
4.2.4 量化濾波器係數 102
4.3 Verilog HDL代碼風格 105
4.3.1 檔介面聲明 105
4.3.2 變數的命名方式 106
4.3.3 模組對齊方式 106
4.3.4 阻塞賦值和非阻塞賦值 107
4.3.5 注釋語句 107
4.4 一階環的Verilog HDL設計 108
4.4.1 新建FPGA工程 108
4.4.2 數位乘法器設計 110
4.4.3 低通濾波器設計 112
4.4.4 數控振盪器設計 115
4.4.5 頂層檔設計 115
4.5 一階環的ModelSim模擬測試 119
4.5.1 MATLAB生成測試資料 119
4.5.2 編寫測試激勵檔 120
4.5.3 環路為什麼不能鎖定 122
4.5.4 繼續模擬分析環路性能 125
4.6 小結—科學的方法 127
第5章 從線性方程到環路模型 129
5.1 線性時不變系統 130
5.1.1 線性系統的概念 130
5.1.2 時不變系統的概念 132
5.1.3 為什麼研究線性時不變系統 132
5.2 信號的線性分解 133
5.2.1 信號的常用分解方法 133
5.2.2 分析的化身—歐拉 135
5.2.3 “e”是一個函數的極限 137
5.2.4 泰勒、麥克勞林與牛頓 139
5.2.5 上帝創造的公式—歐拉公式 141
5.3 從傅裡葉級數到Z變換 142
5.3.1 溫室效應的發現者—傅裡葉 142
5.3.2 傅裡葉級數是一篇美妙的樂章 143
5.3.3 負頻率信號是什麼信號？ 147
5.3.4 傅氏變換與拉氏變換 151
5.3.5 Z變換—離散時間系統分析工具 153
5.3.6 如何判斷系統是否穩定 156
5.4 鎖相環路的模型 158
5.5 小結—約伯斯的演講 160
第6章 環路濾波器決定鎖相環特性 163
6.1 最簡單的環路濾波器—RC濾波器 164
6.1.1 RC低通濾波器的頻率特性 164
6.1.2 二階環路的傳輸函數 166
6.2 回顧二階線性電路 167
6.2.1 二階線性電路與鎖相環 167
6.2.2 固有振盪頻率與阻尼係數 168
6.2.3 單位階躍信號的回應分析 169
6.3 RC濾波器二階環的SystemView模擬 172
6.3.1 RC濾波器鎖相環路模型 172
6.3.2 鎖定狀態與阻尼係數的模擬 174
6.4 回饋環路的穩定性分析 177
6.4.1 系統穩定與鎖相環穩定的關係 177
6.4.2 頻率特性與環路的穩定性關係 177
6.4.3 伯德圖分析方法 179
6.4.4 伯德圖分析RC二階環路的穩定性 180
6.4.5 二階環路的相位滯後是如何產生的 181
6.4.6 鑒相濾波器的影響 182
6.5 無源比例積分濾波器 184
6.5.1 頻率特性 184
6.5.2 環路的傳輸函數 185
6.5.3 環路穩定性分析及參數設計 186
6.5.4 環路的SystemView模擬 188
6.6 有源比例積分濾波器 189
6.6.1 頻率特性 189
6.6.2 環路的傳輸函數 191
6.6.3 環路穩定性分析及參數設計 193
6.6.4 環路的SystemView模擬 194
6.6.5 為什麼穩態相差可以為零 196
6.7 小結—世界上最容易的事 198
第7章 二階環的FPGA實現 199
7.1 依據類比環設計數位環 200
7.1.1 從類比到數位——雙線性變換 200
7.1.2 環路濾波器的數位化 202
7.1.3 理想二階環的參數設計 203
7.1.4 理想二階環的Verilog HDL設計 205
7.2 FPGA實現後的模擬測試 208
7.2.1 環路增益對鎖定性能的影響 208
7.2.2 頻差對鎖定性能的影響 210
7.2.3 環路捕獲範圍測試 211
7.3 理想二階環的數位化 213
7.3.1 NCO的數位化模型 213
7.3.2 環路的數位化模型 214
7.4 類比與數位環路的關聯 215
7.4.1 確定環路濾波器係數 215
7.4.2 增益與環路濾波器係數的關係 216
7.4.3 兩種係數計算方法比較 216
7.5 小結—芝諾與莊子的哲學 217
第8章 鎖相環的性能分析 219
8.1 捕獲性能 220
8.1.1 捕獲過程 220
8.1.2 捕獲帶與捕獲時間 221
8.1.3 輔助捕獲方法 222
8.2 跟蹤性能 224
8.2.1 環路的穩態相差 224
8.2.2 環路的頻率特性 225
8.2.3 調製跟蹤與載波跟蹤 228
8.2.4 兩種跟蹤方式的SystemView模擬 229
8.3 雜訊性能 237
8.3.1 雜訊情況下的環路模型 237
8.3.2 輸出相位雜訊方差 240
8.3.3 環路雜訊頻寬 241
8.3.4 環路信噪比 242
8.4 理想二階環設計公式 244
8.5 小結—興趣是最好的老師 245
第9章 鎖相環解調PSK信號的FPGA實現 247
9.1 PSK調製解調原理 248
9.1.1 PSK調製原理及信號特徵 248
9.1.2 PSK信號的MATLAB模擬 249
9.1.3 鎖相環解調PSK原理 252
9.2 鎖相環路解調參數設計 254
9.2.1 總體性能參數設計 254
9.2.2 下變頻乘法器設計 256
9.2.3 下變頻低通濾波器設計 257
9.2.4 鑒相乘法器設計 259
9.2.5 數控振盪器設計 260
9.2.6 環路濾波器設計 261
9.3 鎖相解調環的Verilog設計 262
9.3.1 頂層檔的Verilog設計 262
9.3.2 鑒相器的Verilog設計 264
9.3.3 環路濾波器的Verilog設計 265
9.4 鎖相解調環的模擬測試 266
9.4.1 環路捕獲範圍測試 266
9.4.2 NCO更新週期對環路增益的影響 267
9.5 小結—漁王的兒子 272
參考文獻 274
1.1 FPGA基礎知識 2
1.1.1 基本概念及發展歷程 2
1.1.2 FPGA的結構和工作原理 4
1.1.3 FPGA在數位信號處理中的應用 12
1.2 Altera器件簡介 12
1.3 Verilog HDL語言簡介 15
1.3.1 HDL語言簡介 15
1.3.2 Verilog HDL語言特點 16
1.3.3 Verilog HDL程式結構 17
1.4 Quartus II開發套件 18
1.4.1 Quartus II開發套件簡介 18
1.4.2 Quartus II軟體的使用者介面 19
1.5 ModelSim模擬軟體 22
1.6 MATLAB軟體 24
1.6.1 MATLAB軟體介紹 24
1.6.2 MATLAB工作介面 24
1.6.3 MATLAB的特點及優勢 25
1.6.4 MATLAB與Quartus的資料交互 27
1.7 SystemView軟體 28
1.7.1 SystemView簡介 28
1.7.2 SystemView工作介面 29
1.8 小結—欲善其事先利其器 32
第2章 FPGA數位信號處理基礎 33
2.1 FPGA中數的表示 34
2.1.1 萊布尼茲與二進位 34
2.1.2 定點數表示 35
2.1.3 浮點數表示 36
2.2 FPGA中數的運算 40
2.2.1 加/減法運算 40
2.2.2 乘法運算 43
2.2.3 除法運算 44
2.2.4 有效資料位元的計算 44
2.3 有限字長效應 47
2.3.1 字長效應的產生因素 47
2.3.2 A/D轉換的字長效應 48
2.3.3 系統運算中的字長效應 49
2.4 FPGA中的常用處理模組 51
2.4.1 加法器模組 51
2.4.2 乘法器模組 53
2.4.3 除法器模組 56
2.4.4 浮點運算模組 57
2.5 小結—四個過橋人 59
第3章 鎖相環為什麼能夠跟蹤相位 61
3.1 鎖相環的組成 62
3.1.1 關注信號的相位分量 62
3.1.2 VCO是一個積分器件 63
3.1.3 正弦鑒相器還是余弦鑒相器 65
3.1.4 環路濾波器的作用 68
3.2 從負反饋電路理解鎖相環 69
3.2.1 回饋電路的概念 69
3.2.2 負反饋電路的控制作用 70
3.2.3 鎖相環與基本負反饋電路的區別 71
3.2.4 分析鎖相環的工作狀態 72
3.3 最簡單的鎖相環 73
3.3.1 一階鎖相環的SystemView模型 73
3.3.2 確定VCO輸出的同相支路 74
3.4 鎖相環的基本性能參數 77
3.4.1 捕獲及跟蹤過程 77
3.4.2 環路的基本性能要求 78
3.5 分析一階環的基本參數 79
3.5.1 數學方法求解一階環 79
3.5.2 圖解法分析一階環工作過程 81
3.5.3 工程設計與理論分析的差異 82
3.5.4 遺忘的參數——鑒相濾波器截止頻率 85
3.6 小結——千條路與磨豆腐 87
第4章 一階鎖相環的FPGA實現 89
4.1 一階環的數位化模型 90
4.1.1 工程實例需求 90
4.1.2 數字鑒相器 91
4.1.3 數控振盪器 92
4.1.4 計算環路增益 94
4.2 數位鑒相濾波器設計 95
4.2.1 FIR與IIR濾波器 95
4.2.2 MATLAB濾波器函數 97
4.2.3 FIR濾波器的MATLAB設計 100
4.2.4 量化濾波器係數 102
4.3 Verilog HDL代碼風格 105
4.3.1 檔介面聲明 105
4.3.2 變數的命名方式 106
4.3.3 模組對齊方式 106
4.3.4 阻塞賦值和非阻塞賦值 107
4.3.5 注釋語句 107
4.4 一階環的Verilog HDL設計 108
4.4.1 新建FPGA工程 108
4.4.2 數位乘法器設計 110
4.4.3 低通濾波器設計 112
4.4.4 數控振盪器設計 115
4.4.5 頂層檔設計 115
4.5 一階環的ModelSim模擬測試 119
4.5.1 MATLAB生成測試資料 119
4.5.2 編寫測試激勵檔 120
4.5.3 環路為什麼不能鎖定 122
4.5.4 繼續模擬分析環路性能 125
4.6 小結—科學的方法 127
第5章 從線性方程到環路模型 129
5.1 線性時不變系統 130
5.1.1 線性系統的概念 130
5.1.2 時不變系統的概念 132
5.1.3 為什麼研究線性時不變系統 132
5.2 信號的線性分解 133
5.2.1 信號的常用分解方法 133
5.2.2 分析的化身—歐拉 135
5.2.3 “e”是一個函數的極限 137
5.2.4 泰勒、麥克勞林與牛頓 139
5.2.5 上帝創造的公式—歐拉公式 141
5.3 從傅裡葉級數到Z變換 142
5.3.1 溫室效應的發現者—傅裡葉 142
5.3.2 傅裡葉級數是一篇美妙的樂章 143
5.3.3 負頻率信號是什麼信號？ 147
5.3.4 傅氏變換與拉氏變換 151
5.3.5 Z變換—離散時間系統分析工具 153
5.3.6 如何判斷系統是否穩定 156
5.4 鎖相環路的模型 158
5.5 小結—約伯斯的演講 160
第6章 環路濾波器決定鎖相環特性 163
6.1 最簡單的環路濾波器—RC濾波器 164
6.1.1 RC低通濾波器的頻率特性 164
6.1.2 二階環路的傳輸函數 166
6.2 回顧二階線性電路 167
6.2.1 二階線性電路與鎖相環 167
6.2.2 固有振盪頻率與阻尼係數 168
6.2.3 單位階躍信號的回應分析 169
6.3 RC濾波器二階環的SystemView模擬 172
6.3.1 RC濾波器鎖相環路模型 172
6.3.2 鎖定狀態與阻尼係數的模擬 174
6.4 回饋環路的穩定性分析 177
6.4.1 系統穩定與鎖相環穩定的關係 177
6.4.2 頻率特性與環路的穩定性關係 177
6.4.3 伯德圖分析方法 179
6.4.4 伯德圖分析RC二階環路的穩定性 180
6.4.5 二階環路的相位滯後是如何產生的 181
6.4.6 鑒相濾波器的影響 182
6.5 無源比例積分濾波器 184
6.5.1 頻率特性 184
6.5.2 環路的傳輸函數 185
6.5.3 環路穩定性分析及參數設計 186
6.5.4 環路的SystemView模擬 188
6.6 有源比例積分濾波器 189
6.6.1 頻率特性 189
6.6.2 環路的傳輸函數 191
6.6.3 環路穩定性分析及參數設計 193
6.6.4 環路的SystemView模擬 194
6.6.5 為什麼穩態相差可以為零 196
6.7 小結—世界上最容易的事 198
第7章 二階環的FPGA實現 199
7.1 依據類比環設計數位環 200
7.1.1 從類比到數位——雙線性變換 200
7.1.2 環路濾波器的數位化 202
7.1.3 理想二階環的參數設計 203
7.1.4 理想二階環的Verilog HDL設計 205
7.2 FPGA實現後的模擬測試 208
7.2.1 環路增益對鎖定性能的影響 208
7.2.2 頻差對鎖定性能的影響 210
7.2.3 環路捕獲範圍測試 211
7.3 理想二階環的數位化 213
7.3.1 NCO的數位化模型 213
7.3.2 環路的數位化模型 214
7.4 類比與數位環路的關聯 215
7.4.1 確定環路濾波器係數 215
7.4.2 增益與環路濾波器係數的關係 216
7.4.3 兩種係數計算方法比較 216
7.5 小結—芝諾與莊子的哲學 217
第8章 鎖相環的性能分析 219
8.1 捕獲性能 220
8.1.1 捕獲過程 220
8.1.2 捕獲帶與捕獲時間 221
8.1.3 輔助捕獲方法 222
8.2 跟蹤性能 224
8.2.1 環路的穩態相差 224
8.2.2 環路的頻率特性 225
8.2.3 調製跟蹤與載波跟蹤 228
8.2.4 兩種跟蹤方式的SystemView模擬 229
8.3 雜訊性能 237
8.3.1 雜訊情況下的環路模型 237
8.3.2 輸出相位雜訊方差 240
8.3.3 環路雜訊頻寬 241
8.3.4 環路信噪比 242
8.4 理想二階環設計公式 244
8.5 小結—興趣是最好的老師 245
第9章 鎖相環解調PSK信號的FPGA實現 247
9.1 PSK調製解調原理 248
9.1.1 PSK調製原理及信號特徵 248
9.1.2 PSK信號的MATLAB模擬 249
9.1.3 鎖相環解調PSK原理 252
9.2 鎖相環路解調參數設計 254
9.2.1 總體性能參數設計 254
9.2.2 下變頻乘法器設計 256
9.2.3 下變頻低通濾波器設計 257
9.2.4 鑒相乘法器設計 259
9.2.5 數控振盪器設計 260
9.2.6 環路濾波器設計 261
9.3 鎖相解調環的Verilog設計 262
9.3.1 頂層檔的Verilog設計 262
9.3.2 鑒相器的Verilog設計 264
9.3.3 環路濾波器的Verilog設計 265
9.4 鎖相解調環的模擬測試 266
9.4.1 環路捕獲範圍測試 266
9.4.2 NCO更新週期對環路增益的影響 267
9.5 小結—漁王的兒子 272
參考文獻 274
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