Arquiteturas ADPLL totalmente personalizadas de alta resolução e baixo jitter

Todos os PLLs digitais est緌 a ser considerados como um substituto eficaz devido ?elevada imunidade dos circuitos digitais 跴 varia踥es de PVT. No entanto, os ADPLLs sofrem do problema da baixa resolu誽o e do elevado jitter/ru獮o de fase, para al幦 de problemas fundamentais de procedimentos de conce誽o complexos. Atrav廥 de pesquisas bibliogr塻icas e verifica踥es experimentais, constatou-se que ainda existem alguns desafios relacionados com a resolu誽o e a instabilidade/ru獮o de fase que t瘱 de ser resolvidos nos ADPLL existentes. Da mesma forma, verificou-se tamb幦 que existe uma lacuna nos modelos utilizados para descrever os ADPLLs. A este respeito, foi feita uma classifica誽o extensiva das arquitecturas ADPLL existentes. Algumas das arquitecturas encontradas na literatura foram examinadas criticamente atrav廥 de uma nova conce誽o e da verifica誽o por simula誽o a v嫫ios n癉eis de conce誽o com um vasto conjunto de ferramentas de simula誽o/emula誽o. Procedeu-se a uma an嫮ise comparativa e identificaram-se criticamente as defici瘽cias de cada arquitetura. Foram propostos e verificados por simula誽o m彋odos para melhorar a resolu誽o e o ru獮o de fase.