商品簡介
Dans les conceptions ASIC modernes, la gestion de la congestion est un d嶨i critique lorsque la technologie se r嶮uit ?des noeuds plus avanc廥 (7nm, 5nm, etc.) pour obtenir des conceptions VLSI solides et efficaces en 幯ergie. La congestion se produit lorsqu'une densit?excessive de placement de cellules ou une demande de routage 幨ev嶪 est pr廥ente dans des zones localis嶪s, entra螽ant des blocages de routage, une augmentation de la longueur des fils et des difficult廥 de fermeture temporelle (timing closure). Pour am幨iorer cela, le plan de masse (floorplanning) conscient de la congestion s'est av廨?皻re une strat嶲ie essentielle, prenant en compte le plan d'agencement initial au d嶵ut du cycle de conception concernant les ressources de routage et de placement. Cet article se concentre sur des m彋hodes de floorplanning 憝olutives et conscientes de la congestion, adapt嶪s ?la conception ASIC pour les noeuds technologiques avanc廥. Il examine des techniques telles que le placement optimis?des macros/blocs, la distribution d'espaces blancs, l'estimation pr嶰oce de la congestion et la planification de l'acc鋊 aux broches pour r嶮uire les points chauds. En int嶲rant l'analyse de la congestion d鋊 la phase de floorplanning, les concepteurs peuvent r嶮uire la complexit?du routage, minimiser les r嶯t廨ations de conception et am幨iorer la qualit?globale des r廥ultats (QoR). Cette approche garantit que les conceptions VLSI sont 憝olutives et routables, assurant le respect des obj
