商品簡介
系統芯片SoC能實現一個系統的功能，它是從整個系統的功能和性能出發，采用軟硬結合的設計和驗證方法，利用芯核復用及深亞微米技術，在一個芯片上實現復雜的功能。系統芯片具有速度快、集成度高、功耗低等特點。本書詳細介紹了系統芯片SoC的設計與測試的關鍵技術和主要方法。全書共15章，內容包括：系統芯片的設計模式與流程、系統芯片的總線結構、芯核設計、軟硬件協同設計、系統芯片的存儲系統設計、系統芯片中模擬/混合信號的設計、系統芯片的低功耗設計、信號完整性、系統芯片的驗證、系統芯片的可測性設計、測試調度與測試結構的優化設計、芯核的測試、系統芯片的物理設計、片上網絡等。
本書可作為電子、通信、計算機、自動控制等學科高年級本科生和研究生的教材，也適合于從事電子信息、數字系統設計、測試和維護等相關專業的研究人員、工程技術人員學習參考。
作者簡介
潘中良，博士，教授。電子科技大學（成都）電路與系統專業博士畢業，中山大學博士后出站。主持或參加了國家自然科學基金項目、國家八五重點科技攻關項目以及省部級科研項目等十余項，在國內外學術期刊與國際會議上發表學術論文五十余篇。主要從事大規模集成電路的設計與測試、嵌入式系統設計、計算機應用等方面的科研與教學工作。
目次
前言
第1章 緒論
1.1 集成電路的設計流程
1.2 系統芯片的結構
1.3 系統芯片的關鍵技術
1.3.1 設計復用
1.3.2 低功耗設計
1.3.3 軟硬件協同設計
1.3.4 總線架構
1.3.5 可測性設計
1.3.6 設計驗證
1.3.7 物理綜合
第2章 系統芯片的設計模式與流程
2.1 系統芯片的系統級設計
2.2 系統芯片的設計流程
2.3 系統芯片的設計方法學
第3章 系統芯片的總線結構
3.1 AMBA總線
3.1.1 先進高性能總線
3.1.2 先進系統總線
3.1.3 先進外設總線
3.1.4 使用AMBA的系統芯片
3.2 Avalon總線
3.2.1 Avalon總線的特徵
3.2.2 Avalon信號
3.2.3 Avalon的數據傳輸
3.3 CoreConnect總線
3.4 Wishbone總線
3.5 OCP總線
第4章 芯核設計
4.1 芯核的特徵與分類
4.2 芯核的設計流程
4.3 軟核與硬核的設計
4.3.1 軟核的設計
4.3.2 硬核的設計
4.4 芯核技術標準
4.4.1 VSIA的IP技術標準
4.4.2 IP交付時使用的文檔標準/規範
4.4.3 IP芯核可復用接口設計標準
4.4.4 IP知識產權保護
4.5 芯核的質量評估
4.6 基於芯核的系統集成
第5章 軟硬件協同設計
5.1 軟硬件協同設計的過程
5.1.1 軟硬件協同設計的流程
5.1.2 軟硬件協同設計的關鍵技術
5.1.3 軟硬件協同設計的分類
5.2 系統級規範模型
5.3 系統級多語言建模
5.4 軟硬件劃分
5.4.1 軟硬件劃分的基本模型
5.4.2 軟硬件劃分算法
5.5 軟硬件劃分的模型精煉
5.5.1 模型精煉的特徵
5.5.2 實現模型
5.5.3 精煉的過程
第6章 系統芯片的存儲系統設計
6.1 DRAM和嵌入式存儲器
6.1.1 DRAM存儲器
6.1.2 嵌入式存儲器
6.2 存儲優化與管理
6.2.1 重編序與重映射
……
第7章 系統芯片中模擬/混合信號的設計
第8章 系統芯片的低功耗設計
第9章 信號完整性
第10章 系統芯片的驗證
第11章 系統芯片的可測性設計
第12章 測試調度與測試結構的優化設計
第13章 芯核的測試
第14章 系統芯片的物理設計
第15章 片上網絡
參考文獻
附錄 名詞縮寫表
