Lattice FPGA/CPLD設計(基礎篇)（簡體書）

《Lattice FPGA/CPLD設計(基礎篇)》是由lattice公司技術專家編寫、審校而成的國內第一本系統介紹lattice器件及工具軟件的書籍，彌補了目前國內沒有權威的中文lattice器件和工具軟件書的空白(《Lattice FPGA/CPLD設計(基礎篇)》為“基礎篇”，隨后將會編輯出版“高級篇”)。《Lattice FPGA/CPLD設計(基礎篇)》結合作者十多年的工作經驗，系統地介紹了fpga/cpld的基本設計方法，lattice主流fpga/cpld的結構與特點，lattice工具軟件以及設計流程，lattice器件相關的常用調試手段和技巧，lattice提供的系統解決方案等。
《Lattice FPGA/CPLD設計(基礎篇)》配套光盤中收錄了isplever starter軟件以及書中所有實例的完整工程文件、設計源文件，并提供了部分lattice器件的技術手冊，便于讀者邊學邊練，提高實際應用能力。
《Lattice FPGA/CPLD設計(基礎篇)》可作為硬件工程師和邏輯工程師的實用工具書，也可以作為高等院校通信工程、電子工程、計算機、微電子與半導體等專業的教材和課外輔導書籍。

第1章 fpga/cpld簡介 1
1.1 可編程邏輯設計技術簡介 1
1.1.1 可編程邏輯器件發展簡史 1
1.1.2 可編程邏輯器件的分類 2
1.2 fpga/cpld的基本結構 2
1.2.1 fpga的基本結構 3
1.2.2 cpld的基本結構 6
1.2.3 fpga和cpld的比較 8
1.3 fpga/cpld的設計流程 10
1.4 fpga/cpld的常用開發工具 13
1.5 下一代可編程邏輯設計技術展望 16
1.5.1 下一代可編程邏輯器件硬件上的發展趨勢 17
1.5.2 下一代eda軟件設計方法發展趨勢 24
1.6 小結 27
1.7 問題與思考 28

第2章 lattice可編程邏輯器件的結構和特點 29
2.1 cpld器件 29
2.1.1 ispmach 4000 cpld的結構和特點 30
2.1.2 未來cpld的替代產品machxo 31
2.1.3 machxo2系列器件 35
2.2 fpga器件 35
2.2.1 非易失(non-volatile)xp/xp2系列fpga 36
2.2.2 高性價比的ecp2m/ecp3系列fpga 40
2.2.3 即將面世的ecp4系列fpga 43
2.3 可編程數模混合器件 44
2.3.1 可編程電源管理芯片的結構和特點 44
2.3.2 可編程時鐘管理芯片的結構和特點 48
2.4 小結 50
2.5 問題與思考 51

第3章 isplever fpga開發流程入門 52
3.1 isplever fpga開發流程概述 52
3.2 isplever的安裝和在線更新 53
3.2.1 isplever的安裝 53
3.2.2 isplever 許可證的獲取和設置 57
3.2.3 isplever 8.0的在線更新 59
3.3 設計輸入：異步fifo的設計 60
3.3.1 異步fifo規格定義 61
3.3.2 異步fifo方案設計 62
3.3.3 異步fifo上板測試方案設計 63
3.4 isplever工程管理 65
3.5 fifo的功能仿真 69
3.6 綜合(synthesis) 73
3.7 數據庫生成(build database) 74
3.8 設計約束 75
3.9 映射(map) 79
3.10 布局布線(place & route) 81
3.11 靜態時序分析 83
3.12 時序仿真 84
3.13 生成位流文件 87
3.14 下載調試 87
3.15 小結 97
3.16 問題與思考 98

第4章 isplever fpga開發流程進階 99
4.1 isplever軟件的選擇 99
4.2 綜合(synthesis)高級選項設置 100
4.2.1 綜合流程的選擇 101
4.2.2 綜合選項列表 102
4.2.3 綜合選項的選擇 105
4.3 網表轉換(build database)選項設置 109
4.4 映射(map)選項設置 111
4.5 布局布線(place & route)選項設置 116
4.5.1 布局布線概述 117
4.5.2 布局布線可配置選項 119
4.5.3 布局過程和不同算法 122
4.5.4 布線過程和不同算法 124
4.5.5 多種子運行考慮 129
4.5.6 擁塞設計 131
4.5.7 保持時間違例自動修正 133
4.6 fpga設計約束 136
4.6.1 fpga設計約束的表現形式 136
4.6.2 design planner集成環境概述 137
4.6.3 design planner各種設計約束說明 138
4.7 下載文件約束 154
4.8 fpga設計檢查 156
4.8.1 【project summary】報告 157
4.8.2 【synthesis and ngdbuild report】報告 157
4.8.3 【build database report】報告 161
4.8.4 【map report】報告 161
4.8.5 【map trace report】報告 163
4.8.6 【place & route report】報告 163
4.8.7 【pad specification file】報告 164
4.8.8 【place & route trace report】報告 165
4.8.9 【i/o sso analysis report】報告 165
4.9 fpga設計工程管理 165
4.9.1 isplever工程版本發布 166
4.9.2 個性化環境設置 168
4.9.3 search path和verilog variables的設置 170
4.10 小結 171
4.11 問題與思考 172

第5章 lattice常用輔助設計工具 173
5.1 設計規劃(design planner) 174
5.1.1 啟動design planner 174
5.1.2 spreadsheet view 176
5.1.3 package view 175
5.1.4 pre-mapped view 178
5.1.5 post-mapped view 183
5.1.6 floorplan view 183
5.1.7 physical view 186
5.1.8 path tracer 189
5.1.9 timing analyzer 191
5.2 epic 193
5.2.1 啟動epic 193
5.2.2 epic的設計檢查功能 195
5.2.3 epic的eco功能 199
5.3 ebr初始化工具和初始化文件生成工具 208
5.4 靜態時序分析 211
5.4.1 fmax分析 213
5.4.2 tco分析 214
5.4.3 tsu、thd分析 215
5.4.4 tp2p分析 215
5.4.5 tpd分析 215
5.5 功耗計算器(power calculator) 216
5.5.1 功耗計算的相關概念 216
5.5.2 功耗計算器的操作 217
5.6 保持時間違例自動修正(auto hold time correction) 221
5.7 時鐘加速(clock boosting) 222
5.8 輸出ibis模型 223
5.9 反標管腳信息(backannotate assignments) 223
5.10 小結 223
5.11 問題與思考 224

第6章 lattice fpga/cpld的加載配置 225
6.1 常見的加載配置方法 225
6.1.1 jtag加載配置方法 227
6.1.2 cpu模擬jtag口進行遠程在線加載 230
6.1.3 slave-serial加載方法 234
6.1.4 spi串行flash加載方法 238
6.2 加載配置文件的類型和生成方法 243
6.3 lattice cpld/fpga的高級加載配置特性 246
6.3.1 雙啟動 246
6.3.2 非易失器件的sdm 248
6.3.3 加載過程中i/o的鎖定和配置 248
6.3.4 透明在線升級tfr 251
6.3.5 加密特性 252
6.3.6 休眠與激活 252
6.4 ispvm加載配置軟件的使用方法 252
6.4.1 雙啟動的加載 253
6.4.2 tfr加載 255
6.5 小結 257
6.6 問題與思考 257

第7章 lattice ip開發工具 258
7.1 ip的基本概念、lattice可用的ip分類 258
7.1.1 可參數化模塊 259
7.1.2 isplever core ip 260
7.1.3 isplever core第三方ip 262
7.1.4 參考設計 262
7.1.5 嵌入式cpu 263
7.2 ipexpress——lattice的ip管理和開發工具 263
7.2.1 ipexpress的啟動 263
……
第8章 第三方eda工具 290
第9章 lattice系列fpga開發系統 402