電腦系統結構（簡體書）

《21世紀高等學校規劃教材?軟件工程:計算機系統結構》針對軟件工程專業和計算機專業的研究生，特別強調了技術原理在項目和程序設計中的應用，理論和實際緊密結合，非常適合作為研究生的教材使用。《21世紀高等學校規劃教材?軟件工程:計算機系統結構》還可作為計算機專業高年級本科生、計算機工程師、軟件工程師的參考書。

第1章計算機系統結構概論
1.1計算機系統結構的基本概念
1.1.1計算機系統結構的定義
1.1.2計算機組成與計算機實現
1.2計算機的分類
1.3計算機系統設計與分析的量化原理
1.3.1程序訪問的局部性原理
1.3.2利用并行與優化處理經常性事件
1.3.3 Amdahl定律
1.3.4處理器的性能公式
1.3.5可靠性
1.4計算機系統的性能評測
1.4.1主要性能指標
1.4.2計算機性能測試
1.4.3計算機性能測試實例
1.5計算機技術的發展趨勢
1.5.1吞吐率相對于延時的發展趨勢
1.5.2集成電路的發展限制
1.5.3計算機發展的新方向
1.6本章總結
習題l
第2章Cache
2.1計算機存儲系統的層次結構
2.1.1存儲器概述
2.1.2存儲器的層次結構
2.2 Cache系統的基本原理
2.2.1 Cache存儲系統的構成與組織
2.2.2 Cache存儲系統的基本性能參數
2.2.3 Cache的基本工作原理
2.3 Cache設計的關鍵問題
2.3.1 Cache的容量與行大小
2.3.2映射機制
2.3.3替換算法
2.3.4單機系統的Cache寫策略
2.3.5 Cache數量選擇
2.4 Cache的性能分析
2.4.1未中率
2.4.2加速比
2.5 Cache的基本優化方法
2.5.1增加行大小和容量，減少未中率
2.5.2增加關聯度減少未中率
2.5.3使用多級Cache減少未中損失
2.5.4讓讀未中的優先級高于寫來減少未中損失
2.6 Cache的高級優化設計
2.6.1 蹤跡Cache
2.6.2路預測技術
2.6.3流水Cache與非阻塞Cache
2.6.4關鍵字優先和早重啟
2.6.5合并寫緩存
2.6.6預取技術
2.6.7犧牲Cache和偽關聯Cache
2.7 Cache的應用問題
2.7.1循環交換與循環融合
2.7.2數組合并與矩陣分塊
2.8 Pentium 4與ARM中Cache的組織
2.8.1 Pentium中Cache的組織
2.8.2 ARM中的Cache組織
2.9本章總結
習題2
第3章 內部存儲器與外部存儲器
3.1半導體存儲器
3.1.1 ROM
3.1.2 RAM
3.2內部存儲器芯片的組織
3.2.1芯片的組織
3.2.2存儲模塊的組織
3.3高級內存的組織
3.3.1 SDRAM
3.3.2 RDRAM
3.3.3 DDR SDRAM
3.4高性能存儲器
3.4.1多體交叉主存
3.4.2并行訪問主存
3.4.3關聯存儲器
3.5磁盤
3.5.1磁盤的讀寫與數據組織
3.5.2磁盤的物理特性
3.5.3磁盤的性能參數
3.6 RAID
3.6.1 RAID0和RAIDl
3.6.2 RAID2和RAID3
3.6.3 RAID4和RAID5
3.6.4 RAID6
3.6.5組合式RAID
3.7 RAID7與網絡化存儲
3.7.1 RAID7
3.7.2基于網絡的并行存儲
3.8磁帶
3.8.1磁帶的數據記錄方式
3.8.2磁帶的數據組織
3.9光學存儲器
3.9.1 CD和CD-ROM
3.9.2 刻錄CD、重寫CD和DVD
3.9.3集成光盤設備
3.10本章總結
習題3
第4章I／O系統
4.1 中斷
4.1.1中斷源的組織
4.1.2中斷處理
4.1.3中斷源識別
4.1.4中斷現場的保存與恢復
4.2 I／O系統的功能與結構
4.2.1 I／O模塊的功能
4.2.2 I／O模塊的結構
4.3基本I／O方式
4.3.1可編程式I／O
4.3.2中斷驅動式I／O
4.3.3 DMA
4.4高級I／O方式
4.4.1 I／O通道
4.4.2 I／O處理機
4.5高性能I／O接口
4.5.1 SCSI
4.5.2 FireWire
4.5.3 InfiniBand
4.6本章總結
習題4
第5章虛擬內存
5.1虛擬內存的組成
5.1.1虛擬內存的組成
5.1.2 Cache系統與虛擬內存的比較
5.2虛擬地址Cache
5.3虛擬內存基礎--進程調度與交換
5.3.1進程調度
5.3.2交換
5.4分頁式虛擬內存
5.4.1分頁機制
5.4.2地址變換
5.4.3頁表的結構
5.4.4快速頁表查詢方法
5.4.5分頁機制的優缺點
5.5分段式虛擬內存
5.5.1分段機制
5.5.2分段式虛擬內存的優點和缺點
5.5.3分段與分頁的比較
5.6段頁式虛擬內存
5.7頁替換與分配算法
……
第6章指令系統
第7章CPU的流水線技術
第8章RISC與嵌入式架構
第9章超標量與VLIW架構
第10章 多核架構與多核程序設計
第11章 多處理器系統
第12章云計算
參考文獻

10.2.2 SMT架構
SMT是由傳統的多線程架構演化而來的，使用多發出、動態調度的處理器資源開發線程級的并行，同時又具有指令級并行的能力。驅動SMT的關鍵原因是，現代多發出處理器一般擁有的功能部件并行度，要多于單線程實際上能使用的并行度。換句話說，現代CPU對于單線程應用經常會處于“饑餓”狀態。此外，有了寄存器重命名和動態調度，來自無關線程的多條指令可以同時發出，不用考慮指令間的依賴關系；指令間依賴的消解可由動態調度部件來完成。圖10-5從概念上說明了無多線程支持的超標量處理器、粗粒度多線程超標量處理器、細粒度多線程超標量處理器、SMT超標量處理器能力的差別。
在普通的超標量處理器中，多條流水線的使用受限于ILP的不足，主要停滯（如Cache未中）會令整個處理器空閑；在細粒度的多線程架構中，線程的交錯執行完全消除了空周期。由于在一個時鐘周期內，只能有一個線程發出指令，ILP是不充分的。在各自時鐘周期內，這種ILP的不充分會導致不少空閑槽的出現；在粗粒度的多線程超標量處理器中，長停滯發生時，可切換另一線程來使用CPU資源，從而部分地隱藏長停滯。盡管這減少了整個空閑周期數，但在每個時鐘周期內，由于ILP的限制，仍會出現空閑槽。另外，由于出現停滯時才切換線程，新線程有一個啟動期，在啟動期內往往會有完全空閑的周期存在（圖中未給出）。
在SMT架構中，同時利用了TLP和ILP，一個周期內多個線程使用功能部件。理想情況下，功能部件的使用率僅受限于資源需求的不均衡以及資源對于多個線程的可用性。實踐當中，其他因素也會影響功能部件的利用率，這些因素包括多少個活動線程、有限的緩存、從多個線程充分取指能力、從一個線程和多個線程各調度多少條指令等。盡管圖10-5大大簡化了處理器的實際操作，但確實可以說明多線程架構、尤其是SMT架構潛在的性能優勢。
SMT使用的許多硬件機制是動態調度處理器已經擁有的，另外需要大量的虛擬寄存器存放各自線程的狀態。由于寄存器重命名提供了唯一的寄存器識別符，來自不同線程的指令在數據路徑上可以混合，不會將這個線程的源、目的寄存器和那個線程的混淆。因此，SMT架構是在亂序處理器的基礎上，引入了一個每線程重命名表（Per-thread RenamingTable）、保持每線程一個獨立的PC、增加了多個線程指令遞交的功能。指令遞交的處理比較困難，因為來自獨立線程的指令能夠獨立遞交。獨立線程指令的獨立遞交，可通過邏輯上為每個線程保存一個獨立的ROB實現。