Xilinx All Programmable Zynq-7000 SoC設計指南（簡體書）

《Xilinx All Programmable Zynq-7000 SoC設計指南》系統論述了Xilinx All Programmable Zynq-7000 SoC的體系結構與設計方法，全書共23章，分為3篇。Zynq-7000基礎理論篇介紹了可編程SoC設計和AMBA協議規範；Zynq-7000體系結構篇介紹了Zynq-7000應用處理單元、可編程邏輯資源、系統互連結構、系統公共資源特性及功能、Zynq調試和測試系統、Zynq平臺的啟動和配置、Zynq平臺主要外設模塊、Zynq平臺描述規範和高級綜合工具HLS；Zynq-7000設計實踐篇介紹了Zynq基本處理器系統地建立和運行、添加AXIIP到設計、基於定制IP實現簡單嵌入式系統設計、基於定制IP實現複雜嵌入式系統設計、軟件盒硬件協同調試系統、Zynq平臺配置和啟動的實現、基於ZynqHP從端口的數據傳輸實現、基於ZynqACP從端口的數據傳輸實現、XADC在Zynq平臺上的應用、Ubuntu操作系統在Zynq平臺上的實現、？C/OS-III操作系統在Zynq平臺上的實現和HLS在Zynq嵌入式系統設計中的應用。

何賓，長期從事數字系統EDA方面教學與科研工作。在全國進行大學生電子設計競賽極力推進FPGA專題方面的培訓工作，在EDA教學與科研應用方面積累了豐富的經驗。已出版相關圖書《EDA原理及Verilog實現》、《EDA原理及VHDL實現》、《基於AXI4的可編程SOC系統設計》、《XilinxFPGA設計權威指南》等10本深受讀者喜歡的XilinxFPGA圖書。

第1篇 Zynq-7000體系結構第1章 可編程SoC設計導論1.1 可編程SoC系統設計基礎1.1.1 軟核及硬核處理器1.1.2 可編程SoC技術的發展1.1.3 可編程SoC系統技術特點1.1.4 可編程SoC設計流程1.1.5 可編程SoC開發工具1.2 Xilinx Zynq平臺導論1.2.1 Xilinx Zynq平臺功能1.2.2 處理系統PS特性1.2.3 可編程邏輯PL特性1.2.4 互聯特性及描述1.2.5 Zynq信號、接口和引腳1.3 Zynq平臺設計方法學1.3.1 使用PL實現軟件算法的優勢1.3.2 設計PL加速器1.3.3 PL加速限制1.3.4 降低功耗1.3.5 實時減負1.3.6 可重配置計算第2章 AMBA協議規範2.1 AMBA規範導論2.2 AMBA APB規範2.2.1AMBA APB寫傳輸2.2.2AMBA APB讀傳輸2.2.3 AMBA APB錯誤響應2.2.4操作狀態2.2.5AMBA3 APB信號2.3 AMBA AHB規範2.3.1 AMBA AHB結構2.3.2 AMBA AHB操作2.3.3 AMBA AHB傳輸類型2.3.4 AMBA AHB猝發操作2.3.5 AMBA AHB傳輸控制信號2.3.6 AMBA AHB地址譯碼2.3.7 AMBA AHB從設備傳輸響應2.3.8 AMBA AHB數據總線2.3.9 AMNA AHB傳輸仲裁2.3.10 AMBA AHB分割傳輸2.3.11 AMBA AHB複位2.3.12 關於AHB數據總線的位寬2.3.13 AMBA AHB接口設備2.4 AMBA AXI4規範2.4.1 AMBA AXI4概述 錯誤！未定義書簽。2.4.2 AMBA AXI4功能2.4.3 AMBA AXI4互聯結構2.4.4 AXI4-Lite功能2.4.5 AXI4-Stream功能第2篇 Zynq-7000體系結構第3章 Zynq-7000應用處理單元3.1 應用處理單元3.1.1 基本功能3.1.2 系統級視圖3.2 Cortex-A9處理器3.2.1 中央處理器3.2.2 L1高速緩存3.2.3 存儲器管理單元3.2.4 接口3.2.5 NEON3.2.6 性能監視單元3.3 偵聽控制單元3.3.1 地址過濾3.3.2 SCU主設備端口3.4 L2高速緩存3.4.1 互斥 L2-L1高速緩存配置3.4.2 高速緩存替換策略3.4.3 高速緩存鎖定3.4.4 使能/禁止 L2高速緩存控制器3.4.5 RAM訪問延遲控制3.4.6 保存緩衝區操作3.4.7 在Cortex-A9和L2控制器之間的優化3.4.8 預取操作3.4.9 編程模型3.5 片上存儲器3.5.1 片上存儲器結構3.5.2 片上存儲器功能3.6 APU接口3.6.1 PL協處理接口3.6.2 中斷接口3.7 APU內的TrustZone3.7.1 CPU安全過渡3.7.2 CP15寄存器訪問控制3.7.3 MMU安全性3.7.4 L1緩存安全性3.7.5 安全異常控制3.7.6 CPU調試 TrustZone訪問控制3.7.7 SCU寄存器訪問控制3.7.8 L2緩存中的TrustZone支持3.8 應用處理單元複位3.8.1 複位功能3.8.2 複位後的APU狀態3.9 功耗考慮3.9.1 待機模式3.9.2 在L2控制器內的動態時鐘門控3.10系統地址分配3.10.1 地址映射3.10.2 系統總線主設備3.10.3 I/O外設3.10.4 SMC存儲器3.10.5 SLCR寄存器3.10.6 雜項PS寄存器3.10.7 CPU私有總線寄存器3.11 中斷3.11.1 中斷環境3.11.2 中斷控制器的功能3.11.3 編程模型3.12 定時器3.12.1 CPU私有定時器和看門狗定時器3.12.2 全域定時器3.12.3 系統看門狗定時器3.12.4 三重定時器/計數器3.12.5 I/O信號3.13 DMA控制器3.13.1 DMA控制器結構及特性3.13.2 DMA控制器功能3.13.3 外部信號3.13.4．寄存器描述3.13.5．用於管理器和命令的指令集參考3.13.6 編程模型參考3.13.7 編程限制3.13.8 DMAC IP配置選項第4章 Zynq-7000可編程邏輯資源4.1 Zynq-7000可編程邏輯資源特性4.2 可編程邏輯資源功能4.2.1 CLB，Slice和LUT4.2.2 時鐘管理4.2.3 塊RAM4.2.4 數字信號處理-DSP Slice4.2.5 輸入/輸出4.2.6 低功耗串行收發器4.2.7 PCI-E模塊4.2.8 XADC（模擬-數字轉換器）4.2.9 配置第5章 系統互連結構5.1 系統互連功能及特性5.1.1 數據路徑5.1.2 時鐘域5.1.3 連接性5.1.4 AXI ID5.5.5 寄存器概述5.2 服務質量5.2.1 基本仲裁5.2.2 高級QoS5.2.3 DDR端口仲裁5.3 AXI_HP接口5.3.1 AXI_HP接口結構及特點5.3.2 接口數據寬度5.3.3 交易類型5.3.4 命令交替和重新排序5.3.5 性能優化總結5.4 AXI_ACP接口5.5 AXI_GP接口5.6 AXI信號總結5.7 PL接口選擇5.7.1 使用通用主設備端口的Cortex-A95.7.2 通過通用主設備的PS DMA控制器（DMAC）5.7.3 通過高性能接口的PL DMA5.7.4 通過AXI ACP的PL DMA5.7.5 通過通用AXI從（GP）的PL DMA第6章 系統公共資源特性及功能6.1 時鐘子系統6.1.1 時鐘系統結構及功能6.1.2 CPU時鐘域6.1.3 時鐘編程實例 16.1.4 時鐘系統內生成電路結構6.2 複位子系統6.2.1 複位系統結構和層次6.2.2 啟動流程6.1.3 複位的結果第7章 Zynq調試和測試子系統7.1 JTAG和DAP子系統7.1.1 JTAG和DAP系統功能描述7.1.2 JTAG和DAP系統I/O信號7.1.3 編程模型7.1.4 ARM DAP控制器7.1.5 跟蹤端口接口單元TPIU7.1.6 Xilinx TAP控制器7.2 CoreSight系統結構及功能7.2.1 CoreSight結構7.2.2 CoreSight功能第8章 Zynq平臺的啟動和配置8.1 Zynq平臺啟動和配置功能8.2 外部啟動要求8.3 BootROM8.3.1 BootROM功能8.3.2 BootROM頭部8.3.3 啟動設備8.3.4 BootROM多啟動和啟動分區查找8.3.5 調試狀態8.3.6 BootROM後狀態8.4 器件配置接口8.4.1 器件配置接口功能8.4.2 器件配置流程8.4.3 PL配置8.4.4 寄存器集合第9章 Zynq平臺主要外設模塊9.1 DDR存儲器控制器9.1.1 DDR存儲器控制器接口及功能9.1.2 AXI存儲器端口接口9.1.3 DDR核交易調度器9.1.4 DDRC仲裁9.1.5 DDR控制器PHY9.1.6 DDR初始化和標定9.1.7 糾錯碼9.2 靜態存儲器控制器9.2.1 靜態存儲器控制器接口及功能9.2.2 靜態存儲器控制器和存儲器的信號連接9.3 四-SPI Flash控制器9.3.1 四-SPI Flash控制器功能9.3.2 四-SPI控制器反饋時鐘9.3.3 四-SPI Flash控制器接口9.4 SD/SDIO外設控制器9.4.1 SD/SDIO控制器功能9.4.2 SD/SDIO控制器傳輸協議9.4.3 SD/SDIO控制器接口信號連接9.5 通用輸入輸出控制器9.5.1 通用輸入輸出GPIO接口及功能9.5.2 通用輸入輸出GPIO中斷功能9.6 USB主機、設備和OTG控制器9.6.1 USB控制器接口及功能9.6.2 USB主機操作模式9.6.3 USB設備操作模式9.6.4 USB OTG操作模式9.7 吉比特以太網控制器9.7.1 吉比特以太網控制器接口及功能9.7.2 吉比特以太網控制器接口編程嚮導9.7.3 吉比特以太網控制器接口信號連接9.8 SPI控制器9.8.1 SPI控制器的接口及功能9.8.2 SPI控制器時鐘設置規則9.9 CAN控制器9.9.1 CAN控制器接口及功能9.9.2 CAN控制器操作模式9.9.3 CAN控制器消息保存9.9.4 CAN控制器接收過濾器9.9.5 CAN控制器編程模型9.10 UART控制器9.10.1 UART控制器接口及功能9.11 I2C控制器9.11.1 I2C速度控制邏輯9.11.2 I2C控制器的功能和工作模式9.12 ADC轉換器接口9.12.1 ADC轉換器功能9.12.2 ADC命令格式9.12.3 供電傳感器報警9.13 PCI-E接口第10章 Zynq平臺描述規範10.1 Zynq平臺文件描述規範功能集10.2 微處理器硬件規範10.2.1 通用微處理器硬件規範10.2.2 AXI系統微處理器硬件規範10.2.3 Zynq-7000系統微處理器規範實例10.3 微處理器外設規範