EDA技術與Verilog HDL（簡體書）

前言

EDA技術是電子信息類專業的一門重要的專業基礎課程，在教學、科研及大學生電子設計競賽等活動中起著非常重要的作用，成為電子信息類本科生和研究生必須掌握的基本技能。隨著教改的深入，對EDA課程教學的要求也不斷提高，必須對教學內容不斷更新和優化，與時俱進，以與EDA技術的快速發展相適應。

當前的EDA技術課程的教學與實踐呈現出如下一些特點： 首先是很多相關聯課程的教學都或多或少地融入了EDA技術，比如數字邏輯電路、計算機組成原理、計算機接口技術、數字通信技術、嵌入式系統等課程的教學和實踐，均會不同程度地採用EDA及FPGA設計技術。因此，EDA技術成為上述課程的基礎，怎樣打牢基礎以及如何與上述課程在教學內容上進行區分和銜接成為相關教師需要思考的問題； 其次是開放式、自主式學習已成為EDA教學的主流，EDA教學的資源越來越豐富，網絡上相關的慕課和教學視頻越來越多，學生的學習不僅限於課堂，在此背景下，“口袋實驗板”適應了教學的需要，受到越來越多師生的歡迎。FPGA“口袋實驗板”便攜易用，資源豐富，學生可隨時隨地進行設計與驗證，非常有利於學生自主學習能力和創新實踐能力的培養。

本書以Vivado工具作為主要設計平臺，以Xilinx的FPGA晶片作為目標器件，以Verilog作為設計語言，選取EGO1“口袋實驗板”作為目標開發板，結合大量精選設計案例，系統講解EDA設計有關知識，適合課堂教學，也便於學生自主學習，並隨時隨地進行設計和驗證。本書的定位是作為EDA技術、FPGA開發或數字系統設計方面的教材，在編寫的過程中，遵循了重視基礎、面向應用的原則，力圖在有限的篇幅內，將EDA技術與FPGA設計相關的知識簡明扼要、深入淺出地進行闡述，貼近教學實踐。

全書共11章。第1章為EDA技術概述； 第2章介紹FPGA/CPLD器件的結構與配置； 第3章介紹Vivado集成開發工具的使用方法； 第4、5章系統介紹Verilog的語法、語句； 第6章討論Verilog設計的層次與風格； 第7章是有關有限狀態機的內容； 第8章列舉Verilog控制常用I/O外設的案例； 第9章討論設計優化的問題； 第10章是較為複雜數字邏輯系統的設計舉例； 第11章是Verilog模擬的內容，並介紹用ModelSim SE進行功能、時序模擬的過程； 此外在附錄中對EGO1開發板做了介紹。

感謝依元素科技有限公司工程師團隊的大力支持，感謝美國威斯康辛大學麥迪森分校的Yu Hen Hu教授在作者訪學期間在教學上給予的無私幫助； 參加本書編寫的還有朱莉莉、王婧菡、王蘭皊等，在此一併表示誠摯的感謝。

由於FPGA晶片和EDA軟件的不斷更新換代，同時因編著者時間和精力所限，書中不免存在疏漏與錯誤之處，希望讀者和同行給予批評指正。

作者

2021年1月

目錄

第1章EDA技術概述

1.1EDA技術及其發展

1.2Topdown設計與IP核覆用

1.2.1Topdown設計

1.2.2Bottomup設計

1.2.3IP複用技術與SoC

1.3EDA設計的流程

1.3.1設計輸入

1.3.2綜合

1.3.3佈局佈線

1.3.4時序分析與時序約束

1.3.5功能模擬與時序模擬

1.3.6程序設計與配置

1.4常用的EDA工具軟件

1.5EDA技術的發展趨勢

習題1

第2章FPGA/CPLD

2.1PLD概述

2.1.1PLD的發展歷程

2.1.2PLD的分類

2.2PLD的基本原理與結構

2.2.1PLD的基本結構

2.2.2PLD電路的表示方法

2.3低密度PLD的原理與結構

2.4CPLD的原理與結構

2.4.1宏單元結構

2.4.2CPLD的結構

2.5FPGA的原理與結構

2.5.1查閱資料表結構

2.5.2FPGA的結構

2.5.3Artix7系列FPGA

2.6FPGA/CPLD的程序設計元件

2.7邊界掃描測試技術

2.8FPGA/CPLD的程序設計與配置

2.8.1在系統可程序設計

2.8.2Artix7器件的配置

2.9Xilinx的FPGA器件

2.10FPGA/CPLD的發展趨勢

習題2

第3章Vivado使用指南

3.1Vivado流水燈設計

3.1.1流水燈設計輸入

3.1.2行為模擬

3.1.3綜合與引腳的約束

3.1.4生成位元流檔並下載

3.1.5將配置資料燒寫至Flash中

3.2IP核的創建和封裝

3.3基於IP集成的計數器設計

3.4Vivado的綜合策略與優化設置

習題3

第4章Verilog語言初步

4.1Verilog模組的結構

4.2Verilog基本電路設計

4.2.1Verilog組合電路設計

4.2.2Verilog時序電路設計

4.3Verilog語言要素

4.4常量

4.4.1整數

4.4.2實數

4.4.3字串

4.5資料類型

4.5.1net型

4.5.2variable型

4.6參數

4.6.1參數parameter

4.6.2Verilog2001中的參數聲明

4.6.3參數的傳遞

4.6.4關鍵字localparam

4.7向量

4.8運算子

習題4

第5章Verilog語句語法

5.1過程語句

5.1.1always過程語句

5.1.2initial過程語句

5.2塊語句

5.2.1串列塊beginend

5.2.2並行塊forkjoin

5.3設定陳述式

5.3.1持續賦值與過程賦值

5.3.2阻塞賦值與非阻塞賦值

5.4條件陳述式

5.4.1ifelse語句

5.4.2case語句

5.5迴圈語句

5.5.1for語句

5.5.2repeat、while、forever語句

5.6編譯指示語句

5.7任務與函數

5.7.1任務

5.7.2函數

5.8Verilog2001語言標準

5.8.1Verilog2001改進和增強的語法結構

5.8.2屬性及PLI接口

習題5

第6章Verilog設計的層次與風格

6.1Verilog設計的層次

6.2門級結構描述

6.2.1Verilog門元件

6.2.2門級結構描述

6.3資料流程描述與行為描述

6.4不同描述風格的設計

6.4.1半加器設計

6.4.21位全加器設計

6.4.3加法器的級聯

6.5多層次結構電路的設計

6.5.1模組例化

6.5.2用parameter進行參數傳遞

6.5.3用defparam進行參數重載

6.6Verilog組合邏輯設計

6.7Verilog時序邏輯設計

6.8三態邏輯設計

習題6

第7章Verilog有限狀態機設計

7.1有限狀態機

7.2有限狀態機的Verilog描述

7.2.1用三個always塊描述

7.2.2用兩個過程描述

7.2.3單過程描述方式

7.3狀態編碼

7.3.1常用的編碼方式

7.3.2狀態編碼的定義

7.4有限狀態機設計要點

7.4.1重定和起始狀態的選擇

7.4.2多餘狀態的處理

7.5有限狀態機應用實例

7.5.1用有限狀態機控制彩燈

7.5.2用有限狀態機控制A/D採樣

習題7

第8章Verilog驅動常用I/O外設

8.14×4矩陣鍵盤

8.2數碼管

8.3標準PS/2鍵盤

8.4字元液晶

8.5漢字圖形點陣液晶

8.6VGA顯示器

8.6.1VGA顯示原理與時序

8.6.2VGA彩條信號發生器

8.6.3VGA圖像顯示與控制

8.7樂曲演奏電路

習題8

第9章Verilog設計進階

9.1設計的可綜合性

9.2流水線設計技術

9.3資源分享

9.4阻塞賦值與非阻塞賦值

9.5加法器設計

9.5.1行波進位加法器

9.5.2超前進位加法器

9.5.3流水線加法器

9.6乘法器設計

9.6.1並行乘法器

9.6.2布斯乘法器

9.6.3查閱資料表乘法器

9.7奇數分頻與小數分頻

9.7.1奇數分頻

9.7.2半整數分頻

9.7.3小數分頻

習題9

第10章Verilog設計實例

10.1脈寬調製與步進電動機驅動

10.1.1PWM信號

10.1.2用PWM驅動蜂鳴器

10.1.3用PWM驅動步進電動機

10.2超聲波測距

10.3整數開方運算

10.4頻率測量

10.5Cordic算法及其實現

10.5.1Cordic算法原理

10.5.2Cordic算法的實現

10.6UART非同步串口通信

10.7藍牙通信

10.8用XADC實現模/數轉換

10.8.17系列FPGA片內集成ADC概述

10.8.2XADC的使用

習題10

第11章Verilog Test Bench模擬

11.1系統任務與系統函數

11.2用戶自訂元件

11.2.1組合電路UDP元件

11.2.2時序邏輯UDP元件

11.3延時模型的表示

11.3.1時間標尺定義`timescale

11.3.2延時的表示與延時說明塊

11.4測試平臺

11.5組合和時序電路的模擬

11.6ModelSim SE模擬實例

11.6.1圖形接口進行功能模擬

11.6.2命令列方式進行功能模擬

11.6.3時序模擬

習題11

附錄AVerilog HDL(IEEE Std 1364)關鍵字

附錄BEGO1開發板

參考文獻