本書全面介紹使用Verilog進行RTL設計的ASIC設計流程和綜合方法。
本書共20章，內容包括ASIC設計流程、時序設計、多時鐘域設計、低功耗的設計考慮因素、架構和微架構設計、設計約束和SDC命令、綜合和優化技巧、可測試性設計、時序分析、物理設計、典型案例等。本書提供了大量的練習題和案例分析，可以幫助讀者更好地理解和掌握所學的知識。
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