基於模型的設計：Qsys篇（簡體書）

《基于模型的設計：Qsys篇》以Quartus Ⅱ110/DSP Build110 & Matlab R2011a為軟件平臺，圍繞基于模型設計這一核心思想，介紹了完整的傳統FPGA開發流程、MathWorks公司發布的基于Simulink HDL Coder & Filter Builder 的開發FPGA的最新解決方案、基于標準模塊庫的DSP Builder設計方法，基于高級模塊庫的DSP Builder設計方法、基于高級模塊庫的設計實例。
本書可作為航天軍工、通信與圖像處理、FPGA/ASIC、數字信號處理等領域廣大開發人員的技術手冊，也可以作為高校電類專業學習FPGA/DSP或基于模型設計的教材。

序言1
序言2
前言
第1章 Altera系列FPGA的傳統開發
1.1 FPGA的傳統開發流程
1.2 建立一個工程
1.2.1 啟動Quartus II軟件
1.2.2 創建工程目錄
1.2.3 打開Quartus II新工程向導
1.2.4 設置工程目錄、名稱以及頂層模塊
1.2.5 添加設計文件
1.2.6 指定芯片
1.2.7 配置第三方工具
1.3 設計輸入
1.3.1 添加設計文件
1.3.2 配置芯片屬性
1.3.3 語法分析
1.4 仿真和驗證
1.4.1 添加Altera仿真庫
1.4.2 行為仿真（RTL級仿真）
1.4.3 功能仿真
1.4.4 時序仿真
1.5 下載運行
1.6 用SignalTap II觀測信號
1.6.1 新建SignalTap II文件(stp)
1.6.2 設置JTAG鏈
1.6.3 添加觀察信號
1.6.4 SignalTap信號配置
1.6.5 觀察信號波形
1.7 時序約束TimeQuest
1.7.1 使用TimeQuest
1.7.2 執行時序分析
1.7.3 查看時序分析結果
1.8 優化
1.8.1 全局優化
1.8.2 綜合優化
1.8.3 適配優化
1.8.4 使用優化向導
——;JY1B.FBD1.9功耗分析
1.10 用圖形方式開發
1.10.1 生成自己的模塊
1.10.2 新建圖形設計文件
1.10.3 添加設計模塊
1.11 Qsys系統集成工具入門
1.11.1 Qsys的設計流程
1.11.2 Tutorial簡介
1.11.3 創建Qsys功能模塊系統
1.11.4 整合層次化系統
——;JY1C.FBD1.11.5在系統控制臺進行硬件驗證
1.11.6 對自定義組件進行仿真
第2章 Simulink HDL Coder & Filterbuilder
2.1 基于Simulink HDL Coder的最新開發流程
2.1.1 搭建流水燈的功能模型
——;JY2A.FBD2.1.2流水燈的代碼模型
2.1.3 聯合仿真
2.1.4 自動生成代碼并建立工程
2.1.5 SignalTap II測試
2.1.6 硬件測試
2.2 基于filterbuilder的濾波器設計實驗
2.2.1 選擇要設計的濾波器類型
2.2.2 設計高通濾波器參數
2.2.3 查看所設計的高通濾波器響應曲線
2.2.4 查看濾波器的紋波系數
2.2.5 查看濾波器的沖激響應與極零點
2.2.6 查看生成的濾波器系數
2.2.7 創建定點模型
2.2.8 生成VHDL代碼
2.2.9 速度優先與面積優先
2.2.10 創建高通濾波器模塊
2.2.11 模型的功能驗證
2.2.12 用FixedPoint Advisor/FixedPoint Tool作定點化處理
——;JY2N.FBD2.2.13重新對定點模型進行功能驗證
2.2.14 生成符合要求的高通濾波器代碼
2.2.15 對生成的VHDL代碼進行SignalTap Ⅱ測試
第3章 DSP Builder標準模塊庫設計
3.1 DSP Builder標準模塊庫常用模塊簡介
3.1.1 Signal Compiler模塊
3.1.2 SignalTap II Logic Analyzer模塊
3.1.3 TestBench模塊
3.1.4 LUT(Look-Up Table)查找表模塊
3.1.5 Delay模塊
3.1.6 Input模塊
3.1.7 Output模塊
3.1.8 Clock模塊
3.1.9 HDL Import模塊
3.1.10 Avalon-MM Master模塊
3.1.11 Avalon-MM Slave模塊
3.1.12 Avalon-MM Read FIFO模塊
3.1.13 Avalon-MM Write FIFO模塊
3.2 DSP Builder的開發流程
3.2.1 Qsys & DSP Builder的設計流程
3.2.2 DSP Builder標準庫設計的特點
3.2.3 使用DSP Builder標準庫的情況
3.3 添加DSP Builder設計到現有工程
3.3.1 用DSP Builder標準庫實現流水燈
——;JY3A.FBD3.3.2模型的功能驗證
3.3.3 硬件在環測試
3.3.4 SignalTap Ⅱ測試
3.3.5 硬件測試
3.3.6 在Quartus中設計數碼管流動
3.3.7 在現有工程中添加DSP Builder模型功能
3.4 手寫代碼與模型自動代碼所占資源的對比
3.5 硬件在環測試（HIL）
3.5.1 邊緣檢測的簡介
3.5.2 HIL的測試方法
——;JY3B.FBD3.5.3Burst模式
3.5.4 HIL圖像邊緣檢測設計實例
3.6 集成手寫或遺留HDL代碼
3.6.1 隱式黑盒接口
3.6.2 顯式黑盒接口
3.6.3 黑盒集成示例
3.6.4 SOPC Builder集成DSP Builder Design
——;JY3C.FBD3.6.5Avalon-MM FIFO設計實例
——;JY4.FBD3.7SOPC Builder+IP+Nios II+DSP Builder Design
3.7.1 創建流水燈模型
3.7.2 在SOPC系統中集成模型IP
3.7.3 Nios II軟件設計
第4章 DSP Builder高級模塊庫設計
4.1 使用DSP Builder高級模塊庫的情況
4.2 DSP Builder高級模塊庫設計流程
4.2.1 創建TestBench
4.2.2 硬件實現
4.2.3 設置系統參數
4.2.4 硬件生成
4.2.5 硬件驗證
4.2.6 高級模塊庫開發流程圖示
4.3 DSP Builder高級模塊庫常用模塊介紹
4.3.1 基本模塊庫(Base Blocks)
4.3.2 ModelIP庫
4.3.3 ModelBus庫
——;JY4A.FBD4.3.4基原庫(ModelPrim)
4.3.5 FFT庫
4.4 DSP Builder高級模塊庫設計規則
4.4.1 周期精確與延時
4.4.2 連接模塊協議
4.4.3 時分復用(TDM)方法
4.4.4 參數定義
4.4.5 矢量化數據I/O
4.4.6 連接ModelIP模塊
4.4.7 ModelIP模塊的延時顯示
4.4.8 基原子系統的延時顯示
4.4.9 基原子系統的延時約束
4.4.10 ModelIP模塊的延時約束
4.4.11 延時與Fmax約束沖突
4.4.12 連接ModelIP模塊與ModelPrim子系統
4.5 Fibonacci模型設計
4.5.1 Fibonacci數列的由來
4.5.2 Fibonacci模型的創建
4.5.3 在Simulink中進行模型的功能仿真
4.5.4 修改fibonacci模型
4.5.5 輸出生成的文件
4.5.6 在ModelSim中進行代碼的RTL級驗證
4.5.7 硬件在環測試
4.5.8 SignalTap Ⅱ測試
4.5.9 創建Quartus II 工程
4.5.10 將fibonacci設計集成到Qsys中
4.6 數字下變頻（DDC）系統設計
4.6.1 DDC原理介紹
4.6.2 DDC系統建模
——;JY4B.FBD4.6.3在Simulink中進行功能驗證
4.6.4 輸出生成的文件
4.6.5 在ModelSim中進行RTL級代碼驗證
4.6.6 硬件在環測試
4.6.7 SignalTap Ⅱ測試
4.6.8 創建Quartus II工程
4.6.9 將DDC設計集成到Qsys中
4.7 高級模塊庫與標準模塊庫混合使用
4.7.1 同時使用這兩種模塊的情況
4.7.2 構建數字上變頻混合模型
4.7.3 在高級模塊庫中進行硬件在環測試
參考文獻